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  1. 编程语言：Vivado
  2. 代码类别：所有
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▍1. uart

  uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)

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2020-06-20发布
VHDL/FPGA/Verilog Vivado

▍2. uart

说明：  uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)

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2020-06-20发布
VHDL/FPGA/Verilog Vivado

▍3. S05_example_Network

  vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)

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2020-06-17发布
VHDL/FPGA/Verilog Vivado

▍4. S05_example_Network

说明：  vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)

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2020-06-17发布
VHDL/FPGA/Verilog Vivado

▍5. 08_4_hdmi_loop

  HDMI做为视频输出输入接口已经广泛使用很长时间，主要通过TMDS差分编码传输。本实验通过在HDMI屏幕上显示彩条和输入输出环通实验，来练习视频的时序和视频颜色的表示，为后面视频处理实验做个基础。(HDMI as video output input interface has been widely used for a long time, mainly through TMDS differential coding transmission. In this experiment, by displaying color bars and input/output loop experiments on HDMI screen, video timing sequence and video color representation are practiced to lay a foundation for video processing experiments later)

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2020-06-17发布
VHDL/FPGA/Verilog Vivado

▍6. 08_4_hdmi_loop

说明：  HDMI做为视频输出输入接口已经广泛使用很长时间，主要通过TMDS差分编码传输。本实验通过在HDMI屏幕上显示彩条和输入输出环通实验，来练习视频的时序和视频颜色的表示，为后面视频处理实验做个基础。(HDMI as video output input interface has been widely used for a long time, mainly through TMDS differential coding transmission. In this experiment, by displaying color bars and input/output loop experiments on HDMI screen, video timing sequence and video color representation are practiced to lay a foundation for video processing experiments later)

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2020-06-17发布
VHDL/FPGA/Verilog Vivado

▍7. Examples

  zcu102例子，用于嵌入式的入门。解压后用vivado打开(Zcu102 example for introducing embedded technology)

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2020-06-17发布
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▍8. Examples

说明：  zcu102例子，用于嵌入式的入门。解压后用vivado打开(Zcu102 example for introducing embedded technology)

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2020-06-17发布
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▍9. Xilinx_ZCU102_Evaluation_Kit-master

  Xilinx zcu102 开发板入门例子，可运行于vivado 2017.4 平台(Xilinx zcu102 development board introduction example, can run on vivado 2017.4 platform)

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2020-06-17发布
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▍10. Xilinx_ZCU102_Evaluation_Kit-master

说明：  Xilinx zcu102 开发板入门例子，可运行于vivado 2017.4 平台(Xilinx zcu102 development board introduction example, can run on vivado 2017.4 platform)

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2020-06-17发布
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▍11. CAN

说明：  ZYNQ中 PS 端 CAN接口的基本使用方法，并通过 CAN接口实现与 PC 端 CA N调试软件之间的数据接收和发送(The basic use method of PS end can interface in zynq, and the data receiving and sending with PC end can debugging software through can interface)

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2020-04-03发布
VHDL/FPGA/Verilog Vivado

▍12. dvb_fpga-master

说明：  DVB-S2发送程序,根据欧洲电信标准编写，信号的发送处理流程(DVB-S2 send fpga master)

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2020-03-23发布
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▍13. vivado2019d1license

说明：  vivado的license ,可以用在2019.1,2019.2,在win10 64bit上已检验过.(It can used in vivado2019.1,2019.2)

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2020-03-21发布
VHDL/FPGA/Verilog Vivado

▍14. FPGA实现Jpeg压缩，和视频采集程序

说明：  FPGA实现Jpeg压缩，和视频采集程序(Zynq - Main - register access Mio)

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2020-03-13发布
VHDL/FPGA/Verilog Vivado

▍15. 192529v1i3lgak3baw4b1b

说明：  FPGA 人脸识别代码(FPGA face recognition code)

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2020-02-14发布
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▍16. pg100-axi-emc

说明：  zynq使用AXIemcIP核控制外部FLAH(ZYNQ use emcIP external flah manual control)

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2020-01-18发布
文章/文档 Vivado

▍17. 频率计实验程序代码

说明：  XC7A35TCSG324-1的Verilog频率计程序，支持十分频，支持切换内外信号输入(Verilog frequency meter program of xc7a35tcsg324-1 supports decadal frequency division and switching internal and external signal input)

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2019-12-24发布
VHDL/FPGA/Verilog Vivado

▍18. 单周期cpu

说明：  该文件包含了实现单周期cpu的全部代码以及实验报告，包括仿真波形以及烧板过程(This file contains all the codes and experimental reports of realizing single cycle CPU, including simulation waveform and download process)

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2019-12-14发布
VHDL/FPGA/Verilog Vivado

▍19. iic

说明：  通过iic总线实现数据的读和写，以及基于的modelsim测试。(Through the iic bus to achieve data reading and writing,and based on the modelsim test.)

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2019-10-08发布
VHDL/FPGA/Verilog Vivado

▍20. MUX21A

  基于vivado实现的具有数据选择器功能的ip(base on vivado mux2_to_1)

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2019-04-06发布
单片机开发 Vivado

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