▍1. 02_基于ZYNQ的SOC入门基础
VIVADO pl端文档 基于zynq 7020(vivado soc pl example text of zynq)
更多选项
▍2. 02_基于ZYNQ的SOC入门基础
说明： VIVADO pl端文档 基于zynq 7020(vivado soc pl example text of zynq)
▍3. 静态时序分析
说明： fpga 静态时序分析 是电子工程中，对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。(Static time series analysis is a work flow which can calculate and predict the time series of digital circuits in electronic engineering.)
▍4. fsm_seller
说明： 用verilog状态机实现简单的自动售货机(Using Verilog state machine to realize simple vending machine)
▍5. FPGA设计全流程Modelsim+Synplify.Pro+ISE
说明： 介绍了FPGA的使用以及modelsim联合synplify工具的使用方法(This paper introduces the use of FPGA and the use of Modelsim joint Synplify tool)
▍6. led_1wei_inc_dec
说明： 本代码完成了一位数的加减法运算，并实现了在LED屏幕上的显示操作过程(This code completes the addition and subtraction operation of one digit, and realizes the display operation on the LED screen)
▍8. FIR100
说明： 基于FIR设计的100阶数字滤波器，选择的矩形窗(100 - order digital filter based on FIR)
▍9. ad9226
说明： ad 9226 数据采集芯片的 FPGA 实现，FPGA 对数据的采集准确，通过仿真和实测(The FPGA implementation of ad9226 data acquisition chip,FPGA data acquisition accuracy, through simulation and measurement.)
▍10. 数据检测器
说明： 设计一个串行数据检测器，当连续输入三个或更多1时输出1，否则输出0(Design a detector for serial data It outputs 1 when three or more 1 input continuously and outputs 0 otherwise)
▍11. mcu51
说明： 8051单片机mcu的ip核，文件语言为verlilog，内容包含alu/指令解码/ram控制/寄存器结构等(The IP core of 8051 MCU, the file language is Verilog, the content includes Alu / instruction decoding / ram control / register structure, etc)
▍12. zuheshixu
说明： 组合时序电路的小例子，移位和数据选择器的代码，以及测试文件(Small examples of combinational sequential circuits, code for shift and data selectors, and test file.)
▍13. bist verilog
说明： design and implementation of bist using verilog
▍15. DDS_AD9910
说明： 用 AD9910实现的DDS 线性调频信号,调试已通过 可以使用(DDS LFM signal realized by ad9910 has passed debugging and can be used)
▍16. hulf
设计一个哈夫曼编码器 要求对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 ① 组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。 ② 输入数据序列的长度为256。 ③ 先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。(Designing a Huffman Encoder Huffman coding is required for a data sequence to minimize the average code length and output the coded and coded data sequence of each element. (1) The elements that make up the sequence are the 10 digits [0-9], and each digit is represented by its corresponding 4-bit binary number. For example, 5 corresponds to 0101, 9 corresponds to 1001. (2) The length of the input data sequence is 256. (3) First output the encoding of each element, and then output the Huffman encoding sequence corresponding to the data sequence.)
▍17. hulf
说明： 设计一个哈夫曼编码器 要求对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 ① 组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。 ② 输入数据序列的长度为256。 ③ 先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。(Designing a Huffman Encoder Huffman coding is required for a data sequence to minimize the average code length and output the coded and coded data sequence of each element. (1) The elements that make up the sequence are the 10 digits [0-9], and each digit is represented by its corresponding 4-bit binary number. For example, 5 corresponds to 0101, 9 corresponds to 1001. (2) The length of the input data sequence is 256. (3) First output the encoding of each element, and then output the Huffman encoding sequence corresponding to the data sequence.)
▍18. FIR
一个1MHz的FIR低通滤波器。 ① 时钟信号频率16MHz; ② 输入信号位宽8bits，符号速率16MHz； ③ 要求在Matlab软件中进行FIR滤波器浮点和定点仿真，并确定FIR滤波器抽头系数； ④ 写出测试仿真程序。(A 1MHz FIR low pass filter. (1) The clock signal frequency is 16MHz; (2) The input signal has a bit width of 8 bits and a symbol rate of 16 MHz; (3) Floating-point and fixed-point simulation of FIR filter is required in Matlab software, and tap coefficients of FIR filter are determined. (4) Write the test simulation program.)
▍19. FIR
说明： 一个1MHz的FIR低通滤波器。 ① 时钟信号频率16MHz; ② 输入信号位宽8bits，符号速率16MHz； ③ 要求在Matlab软件中进行FIR滤波器浮点和定点仿真，并确定FIR滤波器抽头系数； ④ 写出测试仿真程序。(A 1MHz FIR low pass filter. (1) The clock signal frequency is 16MHz; (2) The input signal has a bit width of 8 bits and a symbol rate of 16 MHz; (3) Floating-point and fixed-point simulation of FIR filter is required in Matlab software, and tap coefficients of FIR filter are determined. (4) Write the test simulation program.)
▍20. 信号发生器
一个vivado和matalab混合编程的信号发生器，注意要把vivado里面的核文件路径改一下(A signal generator with mixed programming of vivado and matalab, pay attention to changing the path of the core file in vivado)
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