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bmistree_Project_Proposal
project proposal of verilog language that is gud for beginners
- 2011-04-25 00:31:03下载
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CPUver2
这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。(
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这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。
This is a reference about a single cycle CPU design, top-level module which has been written, and the contents of the other modules exist in the form of comments, if run this code, those codes include the commented out and then each module is uncommented to commented code.)
- 2016-05-15 15:59:07下载
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verilog七段数码管
基于xilinx公司的basys3做的项目，利用一个拨码开关控制,开关状态分别正序倒序显示1234
- 2022-06-13 14:14:48下载
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verilog实现VGA显示
verilog实现VGA显示。有源代码，大家可以下载学习。
- 2022-02-02 02:56:51下载
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FIFO
用verilog语言的实现FIFO存储器，以先进先出的方式处理数据(The FIFO memory is implemented in Verilog language, and data is processed in FIFO)
- 2017-07-15 09:33:21下载
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67_ellipf
vhdl very good debug release vhdl very good debug release
- 2006-10-22 18:39:48下载
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用Verilog实现的八位存储器参考代码
我们按照应用的需求来定义计算机，本文介绍一个非常简单的CPU的设计，它仅仅用来教学使用的。我们规定它可以存取的存储器为64byte，其中1byte=8bits。所以这个CPU就有6位的地址线A[5：0]，和8位的数据线D[7：0]。
我们仅定义一个通用寄存器AC（8bits寄存器），它仅仅执行4条指令如下：
Instruction
Instruction Code
Operation
ADD
00AAAAAA
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- 2022-04-28 07:03:19下载
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huffman
huffman transform in vhdl language
- 2013-08-26 13:17:15下载
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wtb hdlc_txd verilog
基于FPGA的WTB车载网络HDLC发送verilog代码，带CRC16校验码，已经通讯测试验证数据发送正常。
- 2023-04-16 01:55:03下载
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crc16_8
modbus通讯必须的校验码生成器，可以直接使用(modbus crc16/8 free use)
- 2020-10-22 10:47:23下载
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