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用VHDL语言实现数字钟的设计
用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1。
- 2022-10-28 10:35:04下载
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基于VHDL语言的解码汉明编码，其中包含子
基于VHDL语言的汉明码的译码，含有校正子跟纠错检错功能-Based on the VHDL language decoding Hamming Code, which contains sub-calibration error with error correction function
- 2022-08-11 19:51:06下载
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FIR
本实验主要是在FPGA上实现FIR数字滤波器的功能，不仅有工程文件，还具有论文资料。(This experiment mainly realizes the function of FIR digital filter on FPGA, not only has the engineering document, but also has the thesis information.)
- 2020-10-05 11:27:38下载
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基于verilog的LU分解LUdecompose
基于verilog的LU分解,本文件包括详细的程序代码，运行文件，以及详细的文档(LU decompose based on verilog)
- 2020-07-07 12:58:57下载
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基于FPGA的数字钟设计
基于FPGA的数字钟的设计，外部时钟32MHz，通过分频器得到秒脉冲，用于正常工作时的计数脉冲。通过分频还得到一个5ms的脉冲，用于按键的消抖（具体原理可见程序）。输入的信号有三个：1.时钟信号2.校时模式设置按键3.校时调整按键，输出通道6位数码管。共有：校时模块，24计数的小时计数模块，60计数的分钟计数模块，60计数的秒钟计数模块。
- 2022-04-01 05:03:17下载
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exercise3
用verilog实现dsp与Fpga接口的同步设计，其功能包括读写操作及四个功能模块，采用两个fifo实现不同时钟域的地址与数据的转换，在quartus ii11.0环境下运行，运行此程序之前需运行将调用fifo。(Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modules, using two different clock domains to achieve fifo address and data conversion in quartus ii11.0 environment to run, run this program required before running calls fifo.)
- 2013-08-30 11:12:09下载
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FPGA_LED
FPGA入门点亮一个LED灯，作为FPGA入门级程序(FPGA is)
- 2012-03-26 21:57:27下载
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VHDL_to_UART
用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。()
- 2007-08-09 09:54:40下载
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verilog写的数字频率计的选择模块,用与显示的选择
verilog写的数字频率计的选择模块,用与显示的选择-written in Verilog digital frequency meter option module, used and display options
- 2022-02-01 05:29:25下载
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ip核的FFTverilog源代码，说明不是很具体
ip核的FFTverilog源代码，说明不是很具体-ip nuclear FFTverilog source code, that is not very specific
- 2022-04-09 08:51:42下载
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