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CORDIC算法的FFT实现
本代码实现了 ； ；CORDIC ； 算法语言；
- 2022-09-09 16:25:03下载
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这个是用verilog语言编写的基于FPGA的交通灯控制器，分别控制四个方向上的交通灯的通断...
这个是用verilog语言编写的基于FPGA的交通灯控制器，分别控制四个方向上的交通灯的通断-The verilog language is FPGA-based traffic light controller, respectively, the four direction control of traffic lights-off
- 2022-03-22 05:17:26下载
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DE2_115_Synthesizer
FPGA implementation of simple Multi-tone Electronic Keyboard using DE2-115 board with a PS/2 keyboard and speaker
- 2013-08-20 19:48:32下载
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ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）...
ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）-ZBT SRAM controller reference design for Xilinx (ZBT SRAM, a high-speed synchronous SRAM)
- 2023-03-10 04:20:03下载
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GAL16V8反汇编源程序JED2ABEL.C 把jec汇编成abel文件
GAL16V8反汇编源程序JED2ABEL.C 把jec汇编成abel文件-GAL16V8 disassemble source JED2ABEL.C the JEC document compiled abel
- 2022-03-24 15:17:02下载
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请注意： 本例的源描述包含文件类型，在学习版上不能编译及模拟， 如果您需要对此描述进行编译及模拟，请与北京理工大学 ASIC研究所联系。 另外，此例与第...
请注意： 本例的源描述包含文件类型，在学习版上不能编译及模拟， 如果您需要对此描述进行编译及模拟，请与北京理工大学 ASIC研究所联系。 另外，此例与第75例是同一个电路的不同部分的描述，可以 一起参考这两个例子的描述。-Please note : The cases include the description of the source file type, version of the study can not be compiled and simulation, if you need to compile this description and simulation, Beijing Polytechnic University and the Institute of ASIC link. Additionally, the cases of 75 cases with the first of a circuit with the different parts of the description, reference together two examples of this description.
- 2022-06-30 03:50:17下载
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arp_2
rgmii接口通讯方式，用于FPGA以太网口开发(Rgmii interface communication mode)
- 2018-11-09 21:56:27下载
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FPGASPI
FPGA SPI 主要模块全部涵盖 时序解释 与DSP通信(FPGA SPI Timing interpretation covering all main modules communicate with the DSP)
- 2020-12-09 13:49:20下载
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gamefive
高精度小数除法器设计与实现。
在FPGA开发板上实现小数除法器，输入输出信号N_in [15:0], D_in[15:0]，N_in[15:0]小于D_in，即被除数小于除数，输出商Q_out[15:0]中Q[15]一定为0，Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。(Precision fractional divider design and implementation. In the FPGA development board fractional divider, input and output signals N_in [15: 0], D_in [15: 0], N_in [15: 0] less than D_in, ie the dividend is less than the divisor, quotient output Q_out [15: 0] in Q [15] necessarily 0, Q [14: 0] for the business of the fractional part. Input and calculation results display by VGA.)
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VHDL FPGA 流水灯实验
应用背景流水灯实验，FPGA基础 设计流程 程序下载 流水灯实验，FPGA基础 设计流程 程序下载流水灯实验，FPGA基础 设计流程 程序下载流水灯实验，FPGA基础 设计流程 程序下载流水灯实验，FPGA基础 设计流程 程序下载流水灯实验，FPGA基础 设计流程 程序下载流水灯实验，FPGA基础 设计流程 程序下载流水灯实验，FPGA基础 设计流程 程序下载关键技术VHDL 基本语法 设计思想 FPGA基础实例 VHDL 基本语法 设计思想 FPGA基础实例VHDL 基本语法 设计思想 FPGA基础实例VHDL 基本语法 设计思想 FPGA基础实例VHDL 基本语法 设计思想 FPGA基础实例VHDL 基本语法 设计思想 FPGA基础实例
- 2022-03-05 21:23:07下载
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