SDRAM控制器Verilog源码
于 2022-01-25 发布
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代码说明：
用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。 SDRAM .....hostcont.v .....inc.h .....micro.v ..... eadme .....sdram.v .....sdramcnt.v ..... st_ inc.v ..... st_inc.h
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