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EX12
说明： 这是一个用Verilog语言编写的一组程序，主要是熟悉开发板的应用，以及verilog语言(This is a Verilog language with a set of procedures, mainly familiar with the application development board, and the verilog language)
- 2011-03-03 09:38:38下载
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uart_rx
uart接收模块
// 波特率：9600
// 数据位：8
// 停止位：1
// 校验位：0(UART receive module
Baud rate: 9600 /
/ / data: 8
/ / stop: 1
/ / check digit: 0)
- 2017-07-10 13:56:54下载
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ethernet_loopback
通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the network to send data packets to FPGA, FPGA will receive the data back to the PC, the proposed test before adding ARP static binding, FGPA internal IP and MAC address in the COE document in the ROM where you can see, the sender adds CRC and CHECKSUM integral calculation)
- 2017-11-20 10:21:38下载
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imply logic
说明： 由忆阻器机制设计蕴含逻辑，内含testbench仿真文件(Design implied logic by memristor mechanism, including testbench simulation file)
- 2019-04-24 15:42:24下载
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7SegmenAngka
说明： asssembly ccode to turn on 7 segmen
- 2019-12-17 09:53:09下载
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VHDLaVerilogcomplie(20151022105744)
一个关于VERILOG与VHDL混合编程，混合验证的资料(A hybrid programming on VERILOG and VHDL, mixed verification data)
- 2015-12-14 17:19:26下载
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自动售货机的VHDL程序与仿真VHDL源代码
自动售货机VHDL程序与仿真的vhdl的源代码-Vending machine VHDL procedures and simulation of vhdl source code
- 2022-04-12 03:18:12下载
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NIOS II IDE 编程， LCD测试程序，仅供参考。
NIOS II IDE 编程， LCD测试程序，仅供参考。-NIOS II programming IDE, LCD testing procedures, for information purposes only.
- 2023-03-21 17:25:03下载
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verilog program for 8
verilog program for 8-bit multiplier
- 2023-07-15 11:05:03下载
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DDR3_user_design
在Xilinx开发环境ISE13.2上用MIG产生的DDR3 SDRAM控制器，里面生成了Core，可用于DDR3读写控制(On the Xilinx development environment ISE13.2 generated with MIG DDR3 SDRAM controller, which generates the Core, DDR3 can be used to read and write control)
- 2012-02-02 15:16:00下载
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