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Verilog HDL编写的总线功能模型，十分有用，需要的下载
Verilog HDL编写的总线功能模型，十分有用，需要的下载-Verilog HDL prepared by the bus functional model is useful, it needs to download
- 2022-03-20 19:48:39下载
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PSK
实现psk调制解调，vhdl代码，仿真文件也有(psk shixian tiaozhiyujietiao)
- 2013-04-10 14:24:53下载
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altera 公司的15IP源码
亲自测试还不错 有DIV, CONTER
altera 公司的15IP源码
亲自测试还不错 有DIV, CONTER-ALTERA the 15IP source personally tests are also good DIV, CONTER
- 2022-03-13 02:56:46下载
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SystemOfTaxiFeeBasedOnVerilogHDL
摘 要：以上海地区的出租车计费器为例，利用Verilog HDL语言设计了出租车计费器，使其具有时间
显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示
了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优
化，下载到EPF1OK10TC144—3芯片中，可应用于实际的出租车收费系统。
关键词：Verilog HDL；电子自动化设计；硬件描述语言；MAX+PLUSⅡ(Abstract: Shanghai taxi meter as an example, the use of Verilog HDL language designed taxi meter so that it will have the time display, billing, as well as analog taxis to start, stop, reset and other functions, and set up a dynamic scanning circuit shows that the fare and the corresponding time, shows the hardware description language Verilog-HDL design of the superiority of digital logic circuits. Source by MAX+ PLUS Ⅱ software debugging, optimization, downloaded to EPF1OK10TC144-3 chip, can be applied to the actual taxi fare collection system. Keywords: Verilog HDL electronic design automation hardware description language MAX+ PLUS Ⅱ)
- 2007-09-11 10:52:52下载
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一篇关于FIFO设计以及FPGA设计的文章
一篇关于FIFO设计以及FPGA设计的文章-FIFO 1 on the design and FPGA design article
- 2022-11-02 11:35:03下载
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ASIC_LIB
ASIC设计中常用的运算模块，如加减，常系数乘法，截断，饱和等。(some modules used in ASIC design.)
- 2010-03-10 15:52:28下载
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fpga VHDL语言，控制DDS产生频率可变的正弦波信号扫频
fpga VHDL语言，控制DDS产生频率可变的正弦波信号扫频-FPGA VHDL DDS
- 2022-06-29 15:53:56下载
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VHDL实现的读取和写入SDRAM的程序代码，学习的人可以参考下
VHDL实现的读取和写入SDRAM的程序代码，学习的人可以参考下-VHDL implementation SDRAM read and write program code, can refer to the following study
- 2023-03-19 17:05:04下载
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VHDL Storage/counter design
vhdl寄存/计数器设计-VHDL Storage/counter design
- 2022-01-26 02:37:06下载
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RS_255_223_ENCODER
rs255编码解码器，verilog描述，FPGA实现(RS255 223 ENCODER)
- 2015-03-30 09:52:09下载
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