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emif_tt
实现dsp与fpga的emif的verilog异步实现，可实现异步读写以及相应功能模块控制，文件中包含仿真后的波形图形以及仿真测试程序，运行环境quartus ii11.0，仿真环境mmodelsim se 6.5d(Achieve dsp and fpga verilog asynchronous implementation of the emif, enabling asynchronous reading and writing as well as the corresponding function module control, the document contains graphics, and after the simulation waveform simulation testing procedures, operating environment quartus ii11.0, simulation environment mmodelsim se 6.5d)
- 2020-12-04 15:59:23下载
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超大规模集成电路的程序
超大规模集成电路程序的非常基本的 learneres
在其中一个应为基本门，组合和时序电路的一些获取程序
combinatioanl 类似： 盖茨、 加法器、 比较器
顺序： 翻转翻牌、 寄存器和计数器
- 2022-03-23 06:31:13下载
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RAM
这是个双端口双端口ram的定义，当然读者在此基础上还可以扩充(This is a dual-port dual-port ram definition, of course, on the basis of the readers can also be expanded)
- 2009-05-24 11:41:19下载
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verilog流水灯例程
LED 流水灯例程
本章将介绍从新建一个项目， 以及到最后下载到 FPGA 的全过程，让初次接触 FPGA 的朋友，如何使用 FPGA 进行一个简易项目的开发，有个直面的感性认识，只有通过学习本章的内容，您才算是 FPGA 开发入门了。在投简历的时候才可以夸张的说熟练掌握 FPGA 的开发啦(^_^)。
在例程中，我们要做的是流水灯实验，顾名思义就是要 LED 像流水一样的点亮，这样说吧，就是先单独点亮第一个，然后点亮第二个，然后……。不解释这么多了， 大家还是看实验结果吧！
- 2022-02-01 03:05:46下载
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Harris-algorithm-based-on-FPGA
在利用FPGA的并行处理能力应对高速数据和去做复杂的数据处理时，对一些较为复杂或者重复性工作模块多的情况下，算法资源就需要进行预评估。有效的资源预评估不仅可以在芯片选型上有益，还可以对程序有较详细的估计，在硬件不变的前提下能够选择更好的算法优化。本文着重在Harris算法在FPGA的实现以及在移植之前对其占用的FPGA资源进行预评估。(Response to high-speed data and do complex data processing in the FPGA parallel processing capabilities, to cope with some of the more complex or repetitive tasks module，it is necessary to pre-assessment algorithm resources. Resources pre-assessment can not only be useful in the chip selection, but also be a more detailed estimate of the program to be able to choose a better algorithm optimization in the same premise hardware. This article focuses on the pre-assessment in the Harris algorithm in the FPGA implementation and its FPGA resources occupied prior to transplantation.)
- 2013-02-28 15:41:39下载
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module_dem
用verilog编写的信号调制解调程序，包括ask,fsk,qpsk的fpga实现(Prepared using verilog signal modulation and demodulation process, including ask, fsk, qpsk of fpga implementation)
- 2009-10-14 14:47:30下载
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ug835-vivado-tcl-commands
说明： Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s in the 7 series and beyond. Compared with the previous ISE design suite, Vivado can be said that the new design. No matter from the interface, settings, algorithms, or from the user ideas, are new. Look at Vivado, Tcl has become the only supported script, this file is vivado tcl command collection.)
- 2020-10-26 22:50:00下载
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exercise
使用verilog硬件设计语言在FPGA板子上STOPWATCH 秒表设计。(Using verilog hardware design language STOPWATCH stopwatch design on FPGA board.)
- 2014-02-20 16:20:33下载
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LED灯闪烁verilog
verilog语言初步学习，点灯操作，对于初学者比较实用。verilog语言初步学习，点灯操作，对于初学者比较实用。verilog语言初步学习，点灯操作，对于初学者比较实用。
- 2022-02-10 17:00:34下载
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pipelined_fft_64_128_256
用verilog实现64点，128点，256点的fft(64 points, 128 points, and 256 points FFT are implemented with Verilog)
- 2018-05-11 14:57:35下载
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