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Verilog Blocking and Non Blocking

于 2022-01-27 发布 文件大小:12.65 kB
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Verilog Blocking and Non Blocking

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  • fm_parcial
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  • ADC VHDL 代码
    使用VHDI Dispaly字符。显示了一个模拟的正常工作的LCD控制器硬件实现。这种模拟演示了不同的状态机协同工作的方式。作为初始化序列完成时,主状态机的命令的状态开始。
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    一个在Xilinx spartan3实现的时钟,具有时分秒的计时显示以及年月日的显示,很有参考价值-A Xilinx spartan3 realize the clock, with time-accurate time display and date display, a good reference
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    4x4键盘模块。这个文件包括普通的键盘设计方案说明和相关的原程序。-4x4 keyboard module. The documents include ordinary keyboard design program descriptions and procedures related to the original.
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  • 眼电图形刺激器设计
    完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换,用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成:锁相环模块,分频定时模块,时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真,再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟;定时模块定时5秒,每5秒转换一种图形显示方式;时序控制模块用于扫描及消隐,使能够正常显示;显示模块 用于显示。各模块正确连线、定义引脚和仿真后,可以下载到FPGA中,连接显示器来显示,六种图形方案每5秒转换,循环。
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  • 频率计
    说明:  1、能正确显示输入信号频率; 2、测量频率范围为1Hz ~ 999999Hz; 3、测量结果以十进制数字显示; 4、能测量幅值较小的信号频率; 5、有自动刷新输出数据的功能(如5s刷新一次); 6、有自检模块(如产生100Hz的校准方波);(1. It can correctly display the input signal frequency; 2. The frequency range of measurement is 1Hz ~ 99999hz; 3. The measurement results are displayed in decimal; 4. It can measure signal frequency with small amplitude; 5. It has the function of automatically refreshing the output data (e.g. once in 5S); 6. Self checking module (such as generating 100Hz calibration square wave);)
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  • ram_2
    简易双口ram,使用两个ram ip core,一个写的同时另一个读,并且包含按键使能和数码管以及流水灯显示(Simple dual-port ram, two ram the ip core, a write while another read, and contains buttons to enable digital pipe and the water light show)
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  • 23
    说明:  基于FPGA的液晶显示控制器的设计,FPGA用的是EP2C5,LCD用的是ST7920内核的122*32点阵的LCD,显示中西文字符(FPGA-based LCD display controller design, FPGA is used EP2C5, LCD is used in the ST7920 core of 122* 32 dot matrix LCD, display of Chinese and Western characters)
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  • SD卡上有音频部分!希望对大家有用!
    有关于SD卡的音频部分!希望对大家有用!-SD cards have on the audio portion! Hope useful for everyone!
    2022-02-05 13:29:26下载
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