网站首页

complete with verilog language development USB2.0 IP source code, including docu...

于 2022-08-22 发布文件大小:202.04 kB

 0  97

下载积分: 2 下载次数: 1

我要下载

代码说明：

完整的用VERILOG语言开发的USB2.0 IP核源代码，包括文档、仿真文件-complete with verilog language development USB2.0 IP source code, including documentation, Simulation documents

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

vivado2018+IPs
说明： Xilinx Vivado 2018 License File

2021-01-19 22:08:41下载

积分：1
Verilog 编写的网卡DM9000A的IP核，altera公司寄的DE2系统中的源程序核...
Verilog 编写的网卡DM9000A的IP核，altera公司寄的DE2系统中的源程序核-Verilog prepared DM9000A the IP core network card, altera company sent DE2 System source of nuclear

2022-02-06 18:05:18下载

积分：1
vhdl应用汇编所写的关于电梯的详细程序
vhdl应用汇编所写的关于电梯的详细程序-Applications written in VHDL compilation of detailed procedures on the elevator

2022-03-18 06:59:58下载

积分：1
基于fpga和xinlinx ise的usb端口vhdl程序，希望对你有所帮助！
基于fpga和xinlinx ise的usb端口vhdl程序，希望对你有所帮助！-VHDL program for USB port based fpga and xinlinx ise, wish help for you!

2022-02-05 00:39:46下载

积分：1
VHDL经典教程,下了不会后悔
VHDL经典教程,下了不会后悔-VHDL Tutorial classic, the next will not regret it

2022-01-25 20:37:44下载

积分：1
breath
利用verilog写的PWM 程序，来实现产生呼吸灯的效果。(Using xerilog to generate breathing lamp)

2020-06-17 04:40:01下载

积分：1
LMS算法FPGA仿真
说明：自适应滤波器算法LMS ，的FPGA实现，采用VERILOG实现。(LMS, an adaptive filter algorithm, is implemented on FPGA and VERILOG.)

2020-06-24 01:00:02下载

积分：1
ADV7180
files describe how to configure an ADV7180

2010-03-17 22:49:23下载

积分：1
非常好的VHDL音乐
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity song is port(clk_4MHz,clk_4Hz:in std_logic; ----预置计数器和乐谱产生器的时钟 digit:buffer std_logic_vector(6 downto 0); ----高、中、低音数码管指示 zero:out std_logic_vector(4 downto 0); ----用于数码管高位置低

2022-12-29 04:50:03下载

积分：1
rfid_re
VHDL实现 DDS。大家共享吧，一起学习，一起进步(VHDL realize DDS. U.S. to share it with learning, with progress)

2008-05-16 15:12:13下载

积分：1

696518资源总数
105554会员总数
2今日下载

complete with verilog language development USB2.0 IP source code, including docu...

0 个回复

热门标签

热门下载