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the_last
VHDL语言实现两个人掷骰子游戏，最多6次，大者胜则结束游戏并在点阵上显示，一直平手则一直进行直到达到6次。(Achieving the dice game between two people by using VHDL language.The maximum number of times is 6.The game will over when there is a biger one in one time,otherwise,the game will continue until the time of the game is up to 6.)
- 2021-01-21 12:18:42下载
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FFT
verilog xilinx IP实现FFT仿真(Verilog xilinx IP implementation FFT simulation)
- 2017-03-14 00:15:29下载
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pong_C5H
FPGA的经典例程，可以进行移植和借鉴使用(FPGA' s classic routines, can be transplanted and learn to use)
- 2011-07-23 10:15:41下载
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abi123
encoding and decoding of audio signal
- 2013-02-02 18:59:16下载
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Fast_median_filter
说明： FPGA数字图像处理实现均值滤波，并且仿真将生成图片写出TXT格式以便使用MATLAB查看(Mean filter is realized by digital image processing in FPGA, and the generated image is written in TXT format for viewing with MATLAB.)
- 2019-06-01 21:23:25下载
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busok
高频卡读写原理及技术编程应用--卡的读取，写入。(High-frequency card reader technology)
- 2011-07-19 11:16:22下载
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tb_axi4
介绍如何使用vivado来调用和封装IP核，测试AXI4总线的三种功能协议。(It describes how to use vivado to call and package IP core test three functions AXI4 bus protocol.)
- 2020-07-03 08:40:01下载
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RS-422standardmodulev2
rs422标准通讯模块 异步收发 verilog语言编写(rs422 standard communication module asynchronous receiver verilog language)
- 2013-12-23 14:14:18下载
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含有FIFO的串口发送模块-发送字符串VerilogHDL
本资源是基于FPGA的一个硬件串口模块设计，其中包括的模块有：datagene.v,uart_speed_select.v,fifo_232.v,uart_ctrl.v,uart_tx.v,uartfifo.v,其中uartfifo.v为顶层模块，它调用上述的一些模块，完成相关的功能，本设计主要实现的功能是串口的字符串发送。不是简单的单字节发送，而是完成字符串的发送。
- 2022-02-16 06:13:18下载
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终结者扰频器
In 电信, a 扰频器是一种设备，则转置或反转信号或以其他方式进行编码 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2023-04-16 00:10:03下载
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