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3Code_for_Medx
3x3中值滤波器的FPGA实现现(VERILOG)可直接使用。
(3x3 median filter FPGA implementation of the present (VERILOG) can be used directly.)
- 2012-07-30 00:49:45下载
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存储器控制FPGA程序，包括ram，fifo，sdram，flash等。
存储器控制FPGA程序，包括ram，fifo，sdram，flash等。-FPGA memory control processes, including ram, fifo, sdram, flash and so on.
- 2022-09-25 03:50:02下载
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FPGA将从CY7C68013读到的数写入SRAM
FPGA将从CY7C68013读到的数写入SRAM-FPGA will read a few CY7C68013 write SRAM
- 2022-04-09 09:00:14下载
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goodProcessor.srcs
说明： 处理器系统，处理器加上存储器，从存储器取出指令放入处理器执行(processor system, instructions stored in ROM, a counter generate address and the processor execute instructions.)
- 2020-10-10 23:10:02下载
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延迟线模块的verilog代码，延迟线模块是数字电路设计常用的模块...
延迟线模块的verilog代码，延迟线模块是数字电路设计常用的模块-Delay-line module Verilog code, delay-line module is commonly used in digital circuit design module
- 2022-08-09 02:38:35下载
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6713emiftofpgatopci,这个是完整的一套从6713的emif到fpga的双口ram，然后主机通过9054到双口ram，交换数据完成
6713emiftofpgatopci,这个是完整的一套从6713的emif到fpga的双口ram，然后主机通过9054到双口ram，交换数据完成-6713emiftofpgatopci, this is a complete set of the EMIF from 6713 to the FPGA
- 2022-01-25 23:08:47下载
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四位数字乘法器，在quartus8.0下仿真时序图
四位数字乘法器，在quartus8.0下仿真时序图 -mult4
- 2023-09-04 20:20:03下载
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用例化语句和case语句编写的全加器的VHDL描述。
用例化语句和case语句编写的全加器的VHDL描述。-Of statements were prepared using the full adder of the VHDL description.
- 2022-01-26 02:45:15下载
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md5
MD5 算法在Xilinx FPGA上的实现，希望对大家有用。(MD5 algorithm in Xilinx FPGA Implementation, in the hope that useful to everyone.)
- 2021-04-19 15:18:51下载
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Divider can be very good VHDL divider realize the function of great help for beg...
除法器,可以很好的实现VHDL除法器的功能对于初学者有很大帮助.
-Divider can be very good VHDL divider realize the function of great help for beginners.
- 2022-04-21 12:12:32下载
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