-
pn sequence generator
本设计是一个伪随机数发生器。此设计；
- 2023-02-23 15:45:04下载
- 积分：1
-
VHDL实例应用的经典，大家学习必看的书籍。
VHDL实例应用的经典，大家学习必看的书籍。-VHDL classic example of the application, see U.S. study books.
- 2023-04-30 04:00:04下载
- 积分：1
-
FFT的VHDL代码
FFT VHDL code
- 2022-08-24 16:05:15下载
- 积分：1
-
DE2_115_TV
这个代码主要实现了基于VHDL的关于TV方面的功能。(This code is the main achievement of the VHDL about aspects of the function based on TV.)
- 2013-03-06 21:49:22下载
- 积分：1
-
polar_SC译码
该部分的主要功能是完成基于FPGA的polar码SC译码。(The main function of this part is to complete the FPGA-based polar code SC decoding.)
- 2021-02-17 13:49:46下载
- 积分：1
-
VHDL电子抢答器的实现。有多个文件，主控件是用图行实现。其余各功能模块用VHDL实现...
VHDL电子抢答器的实现。有多个文件，主控件是用图行实现。其余各功能模块用VHDL实现-VHDL electronic Responder realized. A number of documents, the main controls are using maps the bank. The remaining modules using VHDL
- 2022-03-14 00:36:42下载
- 积分：1
-
a program which divides the clock by 3
a program which divides the clock by 3
- 2022-01-25 14:21:33下载
- 积分：1
-
Xilinx FPGA moving data across asynchronous clock boundaries
Xilinx FPGA moving data across asynchronous clock boundaries
- 2022-03-05 12:30:25下载
- 积分：1
-
通信协议FPGA
说明： 本设计是基于FPGA的高速并行接口通信接口和协议设计，该设计使用的是8
位并行接口，通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性，在 最终的测试中，该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8
Bit parallel interface ensures the data stability under high-speed parallel by configuring the FIFO register of FPGA. In the final test, the protocol can stably transmit at 80 Mbps.)
- 2020-12-11 11:39:19下载
- 积分：1
-
设计与验证Verilog_实例，经典的HDl书籍，强烈推荐
设计与验证Verilog_实例，经典的HDl书籍，强烈推荐-Design and verification Verilog_ examples Hdl classic books, strongly recommend
- 2022-04-23 19:09:22下载
- 积分：1
