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VHDL、Verilog HDL语言,是华为公司的技术指导书,希望对你有所帮助...

于 2022-01-28 发布 文件大小:1.95 MB
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VHDL、Verilog HDL语言,是华为公司的技术指导书,希望对你有所帮助-VHDL、Verilog HDL

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    combinational circuits code in vhdl
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    该代码实现出租车计费功能,例如起步价为5元,按住相关控件后,每隔五秒,计数将加1,实现类似于开车时计费的功能,当松开按键后,计费也将停止。。。。
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    有关于SD卡的音频部分!希望对大家有用!-SD cards have on the audio portion! Hope useful for everyone!
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  • 123456shouhuoji
    售货机-VHDL语言-已调试通过 真的很好用哦~适合一切学习EDA的初学者,能够让你轻松度过EDA课!~(Vending machine-VHDL language- has been really good with debugging by Oh ~ EDA for all beginners to learn, to let you easily through the EDA class! ~)
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  • 基于FPGA的OFDM信号传输系统VHDL源码
      基于FPGA(Field-Programmable Gate Array)的OFDM(Orthogonal Frequency Division Multiplexing)信号传输系统VHDL源码 use IEEE.std_logic_unsigned.all; package outconverter is constant stage : natural := 3; constant FFTDELAY:integer:=13+2*STAGE; constant FACTORDELAY:integer:=6; constant OUTDELAY:integer:=9; function counter2addr( counter : std_logic_vector; mask1:std_logic_vector; mask2:std_logic_vector ) return std_logic_vector; function outcounter2addr(counter : std_logic_vector) return std_logic_vector; end outconverter; package body outconverter is function counter2addr( counter : std_logic_vector; mask1:std_logic_vector; mask2:std_logic_vector ) return std_logic_vector is variable result :std_logic_vector(counter"range); begin for n in mask1"range loop if mask1(n)="1" then result( 2*n+1 downto 2*n ):=counter( 1 downto 0 ); elsif mask2(n)="1" and n/=STAGE-1
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