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CRC _ Verilog 16

于 2022-01-29 发布 文件大小:188.84 kB
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代码说明:

vivado工程下的Verilog语言的CRC_16,并行输入任意字节长度,均可求出来,数据的校验码,代码给的是512个字节宽度的数据源,长度可以自行修改,亲测实际工程~~~

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • OQPSK
    OPSK调制解调。代码思路很清晰,也很干净(Modulation demodulation OPSK. The code ideas very clear, and very clean)
    2021-03-09 20:39:27下载
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  • clock
    Quartus II软件设计数字电子钟,使用verilog语言编写各个 模块生成symbol files,再用原理图方式制作顶层文件。 完成的功能有:能够显示时、分、秒;具有清零,调节分钟的功能; 具有整点报时功能,声响电路发出叫声; (failed to translate)
    2013-05-07 10:11:31下载
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  • 用Matlab编写fft
    在MATLAB下自编实现快速傅里叶分析,(Fast fft own procedures, faster than the system call fft slowe)
    2020-06-23 09:00:02下载
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  • src
    用verilog实现ldpc最小和译码算法(This code is for the decode of MS-algorithm based on LDPC.)
    2018-02-27 14:13:46下载
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  • ahb slave code
    它支持ahb接口它是一个内存模型,当传输完成时给出正常响应,当发现地址超出范围时给出错误响应
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  • VGA_1
    VGA显示原理与VGA时序实现论文,详细介绍了VGA的原理 (Principle and VGA VGA display timing to achieve paper, detailing the principles VGA)
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  • 多周期cpu实现 计算机组成
    多周期CPU源代码 verilog 自己写的 有仿真 实现了22条指令 比较完善 计算机组成课上的作业 没有根据实验书写,是自己实现的,代码稍微繁杂
    2022-01-26 08:28:39下载
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  • fpga0023202323
    FPGA时序分析说明。对于高速时钟设计中的时序分析与约束有帮助(FPGA,TIME)
    2010-11-01 15:49:34下载
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  • alu
    this is the vhdl code for the arithmetic logic unit.enjoy!
    2013-08-22 18:51:35下载
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  • vga
    Link the VGA adapter located in the altera DE2board to a monitor
    2016-08-05 20:13:20下载
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