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UMC_90nm_1P9M_LOGIC_MIXED_MODE_Process_TLR_V1.1
UMC 90nm design kit. please read before using thee models.
- 2013-02-02 11:24:38下载
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(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过
(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过-(2,1,9) convolutional codec, decoding part decoding algorithm used Vitebi design using Verilog HDL language simulation in ModelSim platform through
- 2022-05-25 02:39:25下载
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DS1302
说明： 本代码是控制DS1302的VHDL代码，浅显易懂，方便修改，注意看data sheet，保证时钟和各个延迟满足要求即可(This code is to control the DS1302' s VHDL code, easy to understand, easy changes, note the data sheet, ensure the clock and can meet the requirements of the various delays)
- 2020-10-22 14:57:23下载
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带load、clr等功能的寄存器
带load、clr等功能的寄存器-belt load, the function clr Register
- 2022-06-20 10:15:42下载
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AWGN_VerilogDesign-master
加性高斯白噪声生成的VERILOG实现，包含所有的testbench文件。可直接使用(Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly)
- 2021-01-14 19:18:46下载
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ec11-test
台湾产数字编码电位器EC11的使用测试程序(Taiwan-digital encoder potentiometer EC11 of testing procedures)
- 2011-10-16 22:09:55下载
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使用VHDL高级Turbo解码器
在信息论中，Turbo码（最初在法国的Turbo码）是一类高性能的前向纠错（FEC）1993开发的代码，这是第一个实用的代码接近信道容量，以可靠的通信仍然是可能的给定一个特定的噪声水平的编码率的理论最大值。Turbo码中使用的3G移动通信和（太空）以及其他应用程序的设计师寻求在带宽或延迟受限的通信链路的数据损坏噪音的存在实现可靠的信息传输卫星通信。Turbo码与LDPC码是目前竞争，提供类似的性能。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2023-04-25 07:25:03下载
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generic_dpram
IT IS THE DP MEMORY MODULE. IT CONTROLS THE DP MEMORY
- 2013-09-30 19:03:40下载
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0720_03_AD_uart
说明： 基于fpga的verilog实现ad及uart，并进行仿真验证(Verilog based on FPGA implements AD and uart, and carries out simulation verification)
- 2019-01-21 20:52:46下载
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performance with rayleigh
matlab bpsk with rayleigh performance expirement
- 2020-06-24 21:40:01下载
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