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xapp265
High-Speed Data Serialization and
Deserialization(840 Mb/s LVDS)
for xilinx fpga
- 2010-03-16 16:25:41下载
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VMD642_CPLD
本例程位于 VMD642_CPLD目录中。
使用 CPLD 实现辅助译码、LED 指示灯控制、看门狗等各种逻辑控制电路。源程序使
用 Verilog HDL书写，编译开发系统使用 Cypress公司的 Warp 6.3。(This routine is located VMD642_CPLD directory. Using CPLD implementation auxiliary decoding, LED indicator control, watchdog, and other logic control circuitry. Written using Verilog HDL source code, the compiler development system using Cypress' s Warp 6.3.)
- 2013-09-13 13:59:52下载
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微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。
2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。
3、...
微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。
2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。
3、 定时器电路：负责完成烹调过程中的时间递减计数和数据译码供给七段数码显示，同时还可以提供烹调完成时间的状态信号供控制状态机产生完成信号。
-microwave timer IC design a control state machine : state of the state conversion work. 2, data loading circuit : According to choose control signal timing, or the completion of the test data signal load. 3, timer circuit : responsible for the completion of the cooking process of counting and time decreasing supply data decoding digital paragraph 107, while cooking can also provide time to complete state control signal for the state machine generated signals.
- 2022-04-02 09:49:26下载
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ISE为开发环境，Verilog语言编写程序
以ISE为开发环境，Verilog语言编写程序。功能：FPGA控制 LCD_1602动态显示秒表(In the development environment of ISE, Verilog language is used to write programs. Function: LCD_1602 dynamic display stopwatch controlled by FPGA)
- 2020-06-20 00:00:02下载
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此示例是8051核加频率计的联合设计,带有8051IP核资料
此示例是8051核加频率计的联合设计,带有8051IP核资料-This example is the 8051 nuclear increase the frequency of joint design, with the nuclear information 8051IP
- 2022-06-14 22:57:42下载
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Driver-for--Agilent
本程序用以驱动安捷伦频谱仪和脉冲信号发生器，以产生格雷码波形。(It is aim to driver the PSG and ESA to generate Golay.)
- 2013-01-17 15:28:20下载
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Source
I2C 控制器的 Verilog源程序2(I2C controller Verilog source 2)
- 2008-12-10 16:05:13下载
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uart
说明： fpga串口收发完整程序，Verilog语言。(FPGA configuration PLL complete program, Verilog language.)
- 2020-06-20 17:00:02下载
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altera_reed_solomon_design
altera 的reed solomn 设计(reed solomn design from altera)
- 2009-06-14 15:39:32下载
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cmsdk_apb_timer
说明： 关于计时器 verilog语言，采用arm架构的m3，可以直接应用于soc(About timer verilog language, USES the arm architecture of m3, can be directly applied to soc)
- 2021-04-26 12:38:45下载
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