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北邮数电实验代码
实验一：QuartusⅡ原理图输入法设计与实现一：实验要求 ①：用逻辑门设计实现一个半加器，仿真验证其功能，并生成新 的半加器图形模块单元。 ②：用实验一生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 ③：用3线—8线译码器和逻辑门设计实现函数F，仿真验证其功能，下载到实验板测试。要求用拨码开关 设定输入信号，发光二极管显示输出信号。二：报告内容
- 2022-01-29 00:01:12下载
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cpu8bit
这是一个计算机组成原理综合性实验：设计8位cpu。该cpu是8bit的代码，包含有4个寄存器，一个存储器，还有alu以及控制器。一共可以实现16条指令。(This is a computer composition principle of comprehensive experiment: Design 8 cpu. The cpu is 8bit code contains four registers, a memory, as well as alu and controllers. A total of 16 instructions can be achieved.)
- 2020-07-01 08:40:01下载
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stbc空时编码源码，非常好的程序。verilog程序
stbc空时编码源码，非常好的程序。verilog程序-STBC Space-Time Coding Source, very good program. Verilog program
- 2022-03-04 18:24:10下载
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随机数发生器
随机数发生器
- 2023-04-30 09:25:03下载
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dct
里面含有vhdl和verilog 版本,很好用!dct变换用得很多啊!(Which contains a VHDL and Verilog versions of very good use! Dct transform with a lot ah!)
- 2007-08-27 16:00:31下载
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CODE_VHDL_COUNTING 电路时钟运动显示期间 LED 7 （MẠCH ĐẾM ĐỒNG HỒ THỂ 邵族 HIỂN THỊ 领导 7 ĐOẠN）
CODE_VHDL_COUNTING 电路时钟运动显示期间 LED 7 （MẠCH ĐẾM ĐỒNG HỒ THỂ 邵族 HIỂN THỊ 领导 7 ĐOẠN）
- 2022-01-25 22:02:59下载
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responder3
说明： 基于VHDL的多路抢答器，用LCD12864进行显示(Multiplex answering device based on VHDL is displayed with LCD12864)
- 2019-06-17 15:29:31下载
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FFT2
适用于NIOS II的1024点FFT C算法( 1024-point FFT C algorithm for NIOS II)
- 2010-12-04 15:32:44下载
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carry_lookahead_add4
4位的超前进位加法器，门级电路连接得到，verilog代码实现(4-bit look-ahead adder, gate-level circuit)
- 2011-10-18 21:40:20下载
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stopwatch-based-on-VHDL
基于VHDL的电子秒表的设计，使用VHDL语言描述一个秒表电路，利用QuantusII软件进行源程序设计，编译，仿真，最后形成下载文件下载至装有FPGA芯片的实验箱，进行硬件测试，要求实现秒表功能。(Design of electronic stopwatch based on VHDL)
- 2013-11-27 15:42:41下载
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