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spwm
关于SPWM调制设计VHDL代码
关于SPWM调制设计VHDL代码(SPWM modulation on the design of VHDL code design on the VHDL code modulation SPWM)
- 2021-03-16 09:19:22下载
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class16_pll
说明： FPGA实现PLL锁相环，输出不同频率的时钟控制信号。(FPGA realizes PLL and outputs clock control signals of different frequencies.)
- 2021-03-19 17:19:19下载
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VHDLdepinlvji
基于VHDL的数字频率计的设计.pdf
基于VHDL的频率计设计 很好用的 希望要用的同志来下载 (基于VHDL的频率计设计 很好用的 希望要用的同志来下载 )
- 2020-07-14 09:38:51下载
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fir
vhdl code for fir filter
- 2011-02-18 11:51:26下载
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AXI-full
axi协议中的full子协议，可用于直接访问zynq器件的ddr器件。(The full sub protocol in the Axi protocol can be used to direct access to the DDR device of the zynq device.)
- 2018-03-15 10:40:55下载
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pipeline_booth_mult_16
用流水线的方法实现16位乘法器，运算速度快，消耗时钟资源少(Pipeline method to realize 16-bit multiplier, which is fast in operation and consumes less clock resources)
- 2020-09-29 18:17:44下载
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8BIT_CPU
一个8位的CPU设计，用verilog语言写的，希望有用(A CPU OF 8 BITS
)
- 2020-07-01 09:00:02下载
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My_POC
Simulating the functions of POC.(Simulating the functions of POC. In VHDL, with ISE.)
- 2017-09-12 15:12:32下载
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FPGA编程：基于Verilog实现的计时器
功能说明：实现倒计时、按键可实现暂停/继续、时间设置、清零
附加说明：倒计时到零时，蜂鸣并闪烁；暂停时，时间分隔符闪烁；设置时，当前设置位闪烁。
按键说明
非设置状态：
数字显示不为0时，按enter键在计时与暂停状态进行切换，长按秒进入设置状态，长按5秒清零并进入暂停状态;
全为零时按enter键进入设置状态;
设置状态：
按enter进入计时状态
长按一秒置零
长按5秒置零并进入暂停状态
- 2022-03-29 03:59:56下载
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Verilog Jpeg 编码器
这个核接收红色，绿色和蓝色的像素值作为输入，就像从一个tiff图片文件一样，产生构建一个JPEG图片所需的JPGE比特流。这个核是用通用的、一般的Verilog代码编写，可以运行到任何FPGA上。这个核不依靠于任何的专用IP核，所有用来实现JPEG编码器的功能都是用Verilog编写的，整个代码都是独立的。这个核在不同的量化和霍夫曼表下，在很多图片上仿真过。效果很好！
- 2022-03-12 01:53:29下载
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