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802.1as
802.1as gptp标准包解析verilog模块。用于实现EAVB协议的重要部分。(802.1as gptp verilog module, part of EAVB procotol)
- 2017-02-07 15:16:39下载
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使用 verilog 的低通滤波器设计
低通滤波器用于的加强频率选择方案中的任何信号，所以这段代码将帮助他们选择他们各自设计的频率到一个特殊频率为界
- 2022-06-12 07:15:55下载
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verilog8
Learning Verilog Chinese Version Part 8
- 2012-06-15 06:04:00下载
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LCD-Driver-(LabVIEW-2009)
Lab view using FPGA traing on lcd pannel
- 2012-03-23 23:50:54下载
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LDPC最小和译码算法verilog代码
此部分verilog代码为ldpc的最小和译码算法verilog源代码。verilog源代码适用于Xilinx和altera开发环境。
- 2022-02-05 17:42:10下载
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Writing-Testbenches-using-System-Verilog
writing testbench in system verilog
- 2011-12-11 06:02:47下载
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2010-xilinx-fpga-
北京中教仪装备技术有限公司制作，关于xilinx FPGA使用的教程，包括ISE、picoblaze、microblaze等的使用说明。(some paper for the use of ise， picoblaze,microblaze)
- 2011-12-15 10:25:49下载
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M_M
此为数学形态滤波器消燥的代码，用于一维信号，涉及一个具体的例子，需要的话可以自己修改，修改相应的结构元素。(This is a mathematical morphology filter away dry code, used to one dimensional signal, involving a concrete example, necessary can change ourselves, change the structure of the corresponding elements)
- 2013-08-29 21:36:37下载
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8_1
一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, left shift, and right shift function. Shift register circuit port is: Asynchronous Clear input port rst, input clock CLK, set the number to determine the input port load, shift type to determine the input port m, data input port data[7:0], output port q[7:0]. The sequence detector circuit port is: Asynchronous Clear input port rst, input clock CLK, serial data input port D, output flag port s.)
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二极管的hspice模型代码
基于verilog-a的自建模型，可以作为任何代建模型的参考，理解hspice模型的构成，内在根本机理。
- 2022-05-26 08:04:18下载
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