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scramble

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代码说明：

VHDL编写加扰和解扰程序，程序连在一起仿真正确，并通过下板子抓数据验证程序没问题-Write scrambling and descrambling program, VHDL program together properly simulation, and data validation procedures is caught by the board no problem

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codelock
说明：用VHDL实现密码锁功能，用状态机实现，分管理员和用户两种功能，可分别修改密码，重置密码等。(codelock，VHDL，state)

2010-03-19 13:32:14下载

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11bit_Barker_code
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verilog七段数码管
基于xilinx公司的basys3做的项目，利用一个拨码开关控制,开关状态分别正序倒序显示1234

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Verilog RS232代码，分为三个模块，时钟产生模块，发送数据模块，接收数据模块。整个工程的功能是，你从串口上位机发送什么数据，串口就将该数据重新发送回上位机

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同步 FIFO 的 Verilog 设计代码。核查 Env 可以围绕它 SV 或 UVM。数据宽度是 8 位和 FIFO 深度是 2 ^3 = 8

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27个FPGA实例源代码
一些对初学者比较实用的源码，ASK，PSK，FSK调制解调(Some of the more practical source code for beginners)

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