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QuartusII8.0 Unix 和Linux按照指南
QuartusII8.0 Unix 和Linux按照指南-QuartusII8.0 Unix and Linux in accordance with the Guide
- 2022-02-14 18:44:21下载
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qpsk
QFSK的调制与解调，用C写的主程序，汇编写的调制与解调的子程序(QFSK the modulation and demodulation, with the main program in C, compile writing, the modulation and demodulation of the Subprogram)
- 2020-07-01 19:20:02下载
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Verilog代码支持IO中断的CPU实现
Verilog代码，支持IO，中断的cpu实现。(Verilog code, support IO, interrupt cpu implementation.)
- 2020-07-05 20:28:59下载
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FIR滤波器的基本Verilog代码实现
FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation
- 2022-03-31 20:42:11下载
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vgac_sst160aN
基于fpga和sopc的用VHDL语言编写的EDA的32位Nios CPU嵌入式系统及其DMA设计俄罗斯方块游戏机(FPGA and SOPC based on the use of VHDL language EDA 32-bit Nios CPU and the DMA design of embedded systems Tetris game)
- 2021-04-11 11:18:58下载
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The use of long
利用电话远程系统，通过密码验证来实现对家庭电器的智能控制。-The use of long-distance telephone system, via a password to verify the implementation of the intelligent control of household electrical appliances.
- 2022-01-31 17:55:43下载
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EEPROM_RD_WR
本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v) ，这样可以有一个完整的EEPROM的控制模块和测试文件，本文件通过测试。(This procedure includes: EEPROM of the functional model (eeprom.v), read/write EEPROM acts of verilog HDL modules (eeprom_wr.v), signal generator module (signal.v) and top-level module (top.v), this can have a EEPROM complete control module and test document, this document is to pass the test.)
- 2008-12-23 15:04:20下载
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fwwallace
wallace tree multiplier in verrilog
- 2013-03-19 00:15:07下载
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complex_timing_by_Primetime
用PrimeTime的技巧，解决复杂时钟问题。(The world of telecommunications chips is full of messy clocking situations. This paper will cover the tricks and tehniques that author Paul Zimmer has developed to avoid the need to pour over reams of timing reports looking for problems. Best paper winner at SNUG San Jose 2001!)
- 2012-08-05 19:07:47下载
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采用低功率乘法器与加法器的低功耗 FIR 滤波器
本文提出了降低动态功耗有限 Imppulse 跃 (FIR) 数字滤波器的方法这些方法包括低功耗串行乘法器和串行加法器、 移位/添加的乘数，折叠组合展位乘数线性相位结构的改造和应用对 fir 滤波器，以减少功率引致此干扰的消耗也是减少。最小的功率，实现是在基于 8taps 和 8bits 的投入在 100 MHZ 转变/添加乘数 fir 滤波器的功率为 110mw 和 8bits 系数。拟议的 FIR 滤波器，合成了采用 Xilinx ISE 斯巴达 3E FPGA 和权力分析了使用 Xilinx XPower 分析器。
- 2022-08-07 20:59:03下载
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