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FPGA 的数字闹钟

于 2022-03-10 发布 文件大小:1,022.70 kB
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代码说明:

这个项目旨在在 FPGA 上实现数字闹钟的功能。尽快 FPGA 打开时,时钟就开始了。可以使用 FPGA 板上提供 dip 开关设置报警。通过相应的 dip 开关指示灯表明了这一点。计数器保持工作,一旦报警消除,像声音放大通过扬声器蜂鸣器。 该项目是充分的。享受它吧 !

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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    说明:  verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)
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  • 74ls165
    74ls165电路源代码verilog,已经验证。(74ls165 verilog)
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  • gtx_drp
    高速串行设计FPGA-GTX IP设置生成drp模块,可动态配置速率2.4Gbps,1.2Gbps,0.6Gbps,自适应链接(High-speed serial design FPGA-GTX IP setting generation drp module, dynamically configurable rate 2.4Gbps, 1.2Gbps, 0.6Gbps, adaptive link)
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  • Median Filter
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  • 16*16移位相加乘法器verilog代码
    这是上传的运用移位相加的方法进行16*16的有符号数乘法运算verilog代码实现及测试程序,如果需要测试负数相乘,可以将测试程序中的乘数或被乘数的最高位改为“1”,对于有符号数来说,最高位为1即表示负数。有需要的童鞋可以自行下载哦~
    2022-01-30 12:03:58下载
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