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中山大学计组实验--单周期CPU设计

于 2022-03-21 发布 文件大小:1.76 MB
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代码说明:

中山大学计组实验--单周期CPU设计,实现12条指令,基于xilinx ISE 14.4 测试通过

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  • Chapter11-13
    第十一章到第十三章的代码 本书通过100多个模块实例,详细地讲解了Verilog HDL程序设计语言,全书共分13章,内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相应的Testbench,所举实例具有很强的实用性和代表性,每个实例均给出了介绍、功能分析、程序代码和结果演示。(Chapter XI to the 13th chapter of the code in this book through more than 100 module instance, explain in detail the Verilog HDL programming language, the book is divided into 13 chapters, covering basic concepts VerilogHDL languages, modeling, synchronous design, asynchronous design, functional verification, etc. Examples include a variety of adder/counter, multiplier/divider, encoders/decoders, state machines, SPIMaster Controller, I2C Master controller, CAN ProtocolController, Memory modules, JPEG image compression module, encryption module, ATA controller, 8-bit RISC-CPU, etc. and the various instances of the corresponding module Testbench, The examples are highly practical and representation, each instance of it all gives the introduction, functional analysis, program code and results presentation.)
    2009-11-17 13:57:09下载
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  • FPGA实现UART接收和发送
    在fpga中实现实现了UART的功能,经过实际在ep4cE6 fpga上下载测试,发现可以准确的接收个发送串口数据,和板子上的单片机uart通信正常。要使用的小伙伴,可以直接拷贝使用。
    2022-01-31 07:33:26下载
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  • 寄存器
    说明:  寄存器设计文件,寄存器输入输出以及读写控制,寄存器的配置(Register design and read-write control)
    2019-11-19 20:09:21下载
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  • EPM570
    非常好的EPM570(CPLD)学习程序源码,适合初学者,能让其快速入门(Very good EPM570 (CPLD) learning program source code, suitable for beginners, allowing its Quick Start)
    2013-09-11 10:18:59下载
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  • my_or
    verilog 或门程序 初学者必备。。。。。。。。。。。。(verilog )
    2009-05-26 16:07:42下载
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  • endat
    endat 2.2 接口内核,发送命令至编码器或从编码器接收位置值(endat 2.2 interface cores, sending commands to the encoder or received the encoder position values)
    2021-05-12 18:30:02下载
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  • 浮点乘法Verilog FPGA
    数字乘法器,作为现代计算机中必不可少的一部分,其设计工作越来越受到人们的重视。本文采用硬件描述语言verilog HDL设计了一个基于补码一位乘法的浮点乘法器,设计功能完善,灵活性较好。理论依据包括浮点运算和补码一位乘法运算。本文对开发环境,测试环境做了简要介绍,并对设计过程进行了详细的描述分析,使用Modelsim软件的Simulator模块进行了功能仿真
    2022-04-20 01:40:28下载
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  • Cyclone-V-GX-开发板原理图-(5CGXFC5C6F27), Audio,HDMI 部分Demo
    开发板的原理图 Aduio和 HDMI 是开发板自带的Demo。Schematic of Cyclone V and official demostration about HDMI and Audio.
    2022-10-19 07:15:03下载
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  • verilog
    VERILOG设计实例,非常详细的例子,有交通灯,频率计,数字跑表等等例子(Verilog design example, a very detailed examples have traffic lights, frequency meter, digital stopwatch, etc. Examples of)
    2008-05-28 22:12:57下载
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  • Cadence-Allegro-PCB-SI
    利用Cadence Allegro PCB SI进行SI仿真分析(Performed using the Cadence Allegro PCB SI SI simulation analysis)
    2013-08-06 22:17:46下载
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