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Using VHDL programming asynchronous FIFO procedure can be run by the debugger

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使用VHDL编程的异步FIFO程序经调试可运行-Using VHDL programming asynchronous FIFO procedure can be run by the debugger

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通过摄像头图像的提取，在FPGA开发板上实现的，主要实现了图像轮廓的提取(Extraction of the image through the camera, in the FPGA implementation of the development board, the main achievement of the image contour extraction)

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这是脉冲宽度调制技术的VHDL代码，包括一个比较器，正弦波发生器，锯齿波发生器，脉冲宽度调制器等。

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基于FPGA的fsk调制程序，包括载波的生成，nco的设置(FPGA-based fsk modulation procedures, including carrier generation, nco settings)

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ALTERA FPGA CLPD

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verilog实现misp架构，并且支持modelsim仿真(Verilog implements MISP architecture and supports Modelsim simulation)

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manchester_verilog源代码(manchester_verilog source code)

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该文件用在CPLD上的，和C语言很接近，5位的计数器一个。
该文件用在CPLD上的，和C语言很接近，5位的计数器一个。-the documents on the CPLD, and the C language is close to that of the five counters one.

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