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password
verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器，分别记录在时钟上升沿时A,B,C,D的输入情况，比如某上升沿输入A，相应时刻A对应的移位寄存器输入1，其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样，密码锁不仅可以识别字符数量，还可以判断出字符的输入次序。(verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the clock rising edge A, B, C, D of inputs, such as a rising edge of input A, the corresponding moments A 1 corresponding to the input shift register, the other three shift bit register inputs are 0. another four parallel 10-bit registers record the password. This lock can not only identify the number of characters, you can also determine the character of the input sequence.)
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vhdl学习程序
vhdl学习基本编写程序，关于温度的读取和显示，vhdl学习基本编写程序，关于温度的读取和显示，vhdl学习基本编写程序，关于温度的读取和显示
- 2022-02-03 11:27:12下载
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VHDL
Project manager is reak vhdl old man
- 2015-09-10 10:06:28下载
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ADI_HDMI
从FPGA输出到HDMI Tx的verilog 模块。实现完整HDMI图像输出功能。(FPGA output to HDMI Tx module in verilog)
- 2020-12-17 11:09:12下载
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ISE
设计一4位比较器,画出门级电路图,用verilog语言完成设计。
(Design a four comparators, drawing out level circuit diagram, complete the design using verilog language. )
- 2015-12-11 21:16:12下载
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UART异步串行通信协议的源代码，采用VHDL语言…
uart异步串口通信协议的源代码，用vhdl语言编写，并且有完整得测试文件-UART asynchronous serial communication protocol source code, using VHDL language, and may have a complete test file
- 2022-03-20 22:18:17下载
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用VHDL的VGA控制
VHDL控制VGA 在显示器上显示图形，分辨率800X600，晶振50Mhz-VGA control with VHDL
- 2022-01-25 17:41:08下载
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FPGA数字AGC(帮同学做的毕业设计)
FPGA数字AGC(帮同学做的毕业设计)-FPGA digital AGC (help students to do the graduation project)
- 2022-03-17 18:29:50下载
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counter
说明： 基于fpga的计数器模块 分频 可移植 完美实现(Perfect realization of frequency division and portability of counter module based on FPGA)
- 2020-06-20 21:00:01下载
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27个FPGA实例源代码
一些对初学者比较实用的源码，ASK，PSK，FSK调制解调(Some of the more practical source code for beginners)
- 2020-12-10 16:29:20下载
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