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vhdl写的ds18b20程序,相互交流
vhdl写的ds18b20程序,相互交流-vhdl written ds18b20 procedures, mutual exchange
- 2022-03-19 16:58:50下载
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中值滤波
在图像中
- 2023-06-24 17:20:03下载
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verilog HDL语言编写的键盘扫描程序,考虑以确定关键的博…
Verilog HDL编写的键盘扫描程序,考虑了判断按键弹起的问题。程序按一定的频率用低电平循环扫描行线,同时检测列线的状态,一旦判断有一列为低则表示有键被按下,停止扫描并保持当前行线的状态,再读取列线的状态从而得到当前按键的键码;等待按键弹起:检测到各列线都变成高点平后,重新开始扫描过程,等待下一次按键。-Written in Verilog HDL keyboard scanner, taking into account to determine key bounce problem. Program according to a certain frequency of scan lines with low-level circulation lines, while testing out the state line, once the judge has said there is a classified as low-key is pressed, stop the scan and to maintain the current line-line state, and then read out line state to get the current keys key codes to wait for key pop-up: To detect the lines at all out into a high level after the re-start the scanning process, waiting for the next key.
- 2022-05-07 15:33:47下载
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DAC0832VHDL
DAC0832 接口电路程序.功能:产生频率为762.9Hz的锯齿波DAC0832VHDL程序与仿真(DAC0832 procedures interface circuit. Functions: generate the sawtooth frequency of 762.9Hz and simulation procedures DAC0832VHDL)
- 2020-11-28 12:59:31下载
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1024点FFT快速傅立叶变换,包含说明文档和VHDL源代码,16位输入/输出,带DMA功能,xilinx的ip...
1024点FFT快速傅立叶变换,包含说明文档和VHDL源代码,16位输入/输出,带DMA功能,xilinx的ip-1024-point FFT fast Fourier transform, and includes documentation, VHDL source code, 16 input/output, with DMA function, the ip xilinx
- 2022-10-07 06:50:03下载
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8_LigWater
FPGA,VHDL语言 :分频1S 8位流水灯,适用于所有FPGA芯片,VHDL源程序!!(FPGA, VHDL language: divide-1S 8 light water, and apply to all FPGA chip, VHDL source code! !)
- 2012-10-02 11:25:50下载
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Based on VHDL+ FPGA design of the DDS signal gennerator has been through debug mode
一个用VHDL设计的DDS信号发生器,包括两个pics的仿真结果。
- 2022-09-21 09:15:03下载
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FPGA测试程序SignalTap
AD9235FPGA编程 可AD采集信号 信号频谱检测 检测任意波形输入(AD9235FPGA programming allows AD to collect signal and spectrum detection and detect arbitrary waveform input.)
- 2020-11-24 20:39:34下载
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8085汇编实现计算器
使用 7 赛格 LED 显示屏车载 (地址和数据字段) 来显示小时: 分钟: 秒的小数。这将意味着你有在董事会上运行一个实时时钟。
(为激励标记!!) 还提供以下附加功能:
(a) 一个计时器设施 (提供启动和停止按钮),找到一个事件所需的时间。
(b) 一个报警设施 (设置和重置警报)。我们可以有多个闹钟吗?
我们可以在哪里显示的短 (神秘) 消息提醒吗?
(d) 在哪里小时的范围从 0-24 而不是 0-12 的铁路时间格式显示时间。
- 2023-08-27 01:00:06下载
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VHDL数字系统设计和工程实践6,包含原理,真值表和原理图,以及VHDL源代码....
VHDL数字系统设计和工程实践6,包含原理,真值表和原理图,以及VHDL源代码.-VHDL digital system design and engineering practice, six, including the principles, truth table and schematic, as well as VHDL source code.
- 2022-08-03 02:10:09下载
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