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GF_2_m_域乘法器的快速设计及FPGA实现，对于rs编翼码的理解和设计有帮助...
GF_2_m_域乘法器的快速设计及FPGA实现，对于rs编翼码的理解和设计有帮助-Domain multiplier GF_2_m_ rapid design and FPGA realization for rs wing made the understanding of code and design has helped
- 2022-04-25 05:12:28下载
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Timer programming, vhdl language, can be achieved when the system timer 24
定时器的编程，vhdl语言，可以实现24时制定时器-Timer programming, vhdl language, can be achieved when the system timer 24
- 2022-09-01 16:25:02下载
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RS232RefComp
本文档介绍了通用异步收发器（UART）VHDL 组件，它可以使用，也可以与PmodRS232或与一个板上的RS232端口。一个UART 部件被用于转换串行数据为并行数据，并且并行数据为串行数据。串行 转移到UART数据被放置在一个输出总线经过了UART将其转换成并行 信息。该总线可以被用作输入到其它逻辑门阵列中。所得到的数据可 然后再次使用UART组件被送回了串行。
- 2022-05-13 15:17:28下载
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spi-MRAM
Everspin SPI MRAM chipset(MR25H10,MR25H40,MR25H256)
- 2013-08-14 12:05:26下载
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11阶滤波器的verilog编程语言，可很好的实现滤波功能。
11阶滤波器的verilog编程语言，可很好的实现滤波功能。-11-order filter verilog programming language, can achieve very good filtering.
- 2023-01-07 03:40:03下载
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0001_EPM3064最小系统模块_带JTAG_LED_2mm插针
EMP3064的开发板板，原理图，verilog例子，板子说明，规格书，全套资料(EMP3064 development board, schematics, Verilog examples, board instructions, specifications, a full set of information)
- 2020-12-01 09:29:26下载
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8 位加法器
有一个 8 位全加器 VHDL 代码。我测试该代码在协同，看到了这段代码的工作。
- 2022-04-21 11:16:03下载
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2003101190493221
还好用，大家一起来看下，不错的图书管理软件啊 ，呵呵(Fortunately with, everyone look, the good library management software, ah, huh, huh)
- 2010-09-14 13:08:40下载
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clock_gyc_system
基于用户自定义模块的实时时钟的设计；Qsys硬件设计；(Custom real-time clock module-based design Qsys hardware design )
- 2020-12-23 09:19:08下载
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8253
8253可编程定时器/计数器芯片 VeriLog实现(8253 programmable timer/counter chip VeriLog achieve)
- 2013-05-31 20:40:23下载
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