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五子棋verilog

于 2022-04-08 发布 文件大小:1.60 MB
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资源描述五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog

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  • xilinx_edk_9.2_crack
    xilinx edk 9.2 破解器/注册机(xilinx edk 9.2 crack)
    2021-03-29 15:09:10下载
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  • LED
    按键控制数码管显示,从0到9显示,八位数码管(Button control digital tube display)
    2017-11-13 20:19:42下载
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  • polynomial_compute
    我自己当初用来求解arctan 暂时没有搞成ip形式 搞好了还要传git 这个代码还没有搞好,因为急需要下载东西 如果感兴趣可以联系我 邮件(this is a not full wrappered code very crude use chebyshev to caculate arctan function i m urgent to download a model from pudn so i do this.)
    2019-05-31 23:25:00下载
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  • shi01
    FPGA上机文件一所以在FPGA中采用同 步设计非常重要 MAX+PLUS II可以计算出数据传输需要(fpga Several of the largest chip operating frequency I would be grateful if the output value of counter FFFFC- FE0FF simulation waveform between the print out (only EPF10K70RC240-4 chips, the maximum allowable Clock frequency)
    2017-10-24 16:41:14下载
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  • Verilog Jpeg 编码器
    这个核接收红色,绿色和蓝色的像素值作为输入,就像从一个tiff图片文件一样,产生构建一个JPEG图片所需的JPGE比特流。这个核是用通用的、一般的Verilog代码编写,可以运行到任何FPGA上。这个核不依靠于任何的专用IP核,所有用来实现JPEG编码器的功能都是用Verilog编写的,整个代码都是独立的。这个核在不同的量化和霍夫曼表下,在很多图片上仿真过。效果很好!
    2022-03-12 01:53:29下载
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  • mutiplier
    说明:  用VHDL语言仿真乘法器设计, 经过modelsim仿真, synplify综合,并下载进FPGA验证(Multiplier design using VHDL, simulation, after modelsim simulation, synplify synthesis, and downloaded into a FPGA verification)
    2009-08-28 13:28:04下载
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  • sht30
    温湿度传感器sht30驱动,系统时钟为125M可读出温湿度。(sht30 driver,sysclk=125MHZ)
    2020-09-28 17:07:44下载
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  • DE1 在 VGA 上使用 D5M 相机
    这是该演示程序,使用 D5M。它可以输入从 D5M 相机和图像输出到 VGA 的形象。 此程序是非常实用的第一次使用 D5M 板,我们可以添加函数,我们想要从这个的程序。它是一个非常基础程序在 D5M 摄像头和 VGA。此程序可以在图像处理中使用它是非常入门程序。
    2022-03-18 05:25:45下载
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  • 对EEPROM进行读写的verilog程序
    I2C 作为一种非常通用的总线,其应用范围非常广泛,我们这里用FPGA 来做master 这种应用也非常少见,但是,我们这里要强调的是我们是通过它来学习一种接口的描述方法。 1.I2C_CTL.v 为顶层文件: 分别例化,I2C_WRITE  和 I2C_READ 两个模块。 其中因为 SDA 信号是双向信号,我们在子模块中没有定义inout 而是在顶层模块中才对此信号作三态处理。 2. 例程的功能是:产生 16 个数据(如上图起如数据是77,然后,78,79。。。。)一共16位数据一次性写入到EEPROM中。写完成后,延时100ms后启动读功能,读完16个数据后,通过串口以115200的波特率发出去。串口超级终端设置如下:baud:115200,;Hex显示,8bits数据位,1位停止位。
    2022-01-26 03:04:55下载
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  • 异步FIFO
    这是一个异步的FIFO模块,还有5个部分,比较器,写满读空状态标志,和一个RAM模块,是编写一些大型程序的基础模块。谢谢大家,期望大家能够用得着
    2022-10-11 11:20:03下载
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