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FIR滤波器的VHDL语言实现
FIR滤波器的VHDL语言实现-The implement of FIR Filter based on VHDL
- 2022-01-24 13:17:20下载
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STOPWATCH
STOPWATCH FPGA SEVEN SEGMENT DISPLAY
- 2014-04-16 11:08:57下载
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一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。
（2） 顺计时：初始值为00.0S，通过键盘实现开始计时和结束计时功能。计时结束后，显示记录的时间。
（3） 用三个发光二极管正确显示以下状态：倒计时状态、顺计时状态、待机状态。
（4） 每当接收到有效按键时，蜂鸣器发出提示声。
顺计时在一次计时中可以记录三个不同的结束时间，并能通过按键显示三次所记录的时间。
-err
- 2022-04-28 05:01:24下载
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52_divider
多倍（次）分频器
请注意:
本例的各个源描述的编译顺序应该是:
52_divider.vhd
52_divider_stim.vhd
(Times (times) divider Please note: This case is described in various sources to compile the order should be: 52_divider.vhd 52_divider_stim.vhd)
- 2009-09-04 09:52:18下载
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encode
RS（255，223）编码器，已实际运用到产品中(RS (255,223) encoder has actually applied to products)
- 2021-05-13 00:30:02下载
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Lab5.5_Led_FPGA
使用verilog在fpga开发板实现流水灯，包括整个工程文件(This code is used for early learners to study verilog。)
- 2014-05-07 19:57:24下载
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segment
This source is used to control 7 segments on FPGA boad
- 2014-11-10 13:33:13下载
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100例VHDL语言解释，北京理工大学毕业…
VHDL语言100例详解，北京理工大学ASIC研究生出版，这里是21-50个examples-VHDL language of 100 cases explain, Beijing Institute of Technology, Graduate ASIC published examples here are 21-50 months
- 2023-02-09 05:20:03下载
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usbhostslave
说明： USB主机和设备的verilog代码，实现了USB1.1协议规范的要求(USB host and equipment Verilog code to achieve the USB 1.1 protocol specification requirements)
- 2005-09-13 11:34:09下载
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这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!...
这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!
- 2022-07-19 00:32:21下载
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