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这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!...

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代码说明：

这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!

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一款240＊128的LCD模块在ALTERA　FPGA　NIOS中的应用，自己写的AVALON总线IP，包括所有源码，可轻松用于NIOS中，供大家参考-A 240* 128 LCD module in the ALTERA FPGA NIOS application, write your own AVALON Bus IP, including all source code can be easily used in NIOS for reference

2022-07-03 08:05:54下载

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基于查找表的无波发生器
采用VHDL语言设计的基于LUT的正弦波发生器，已通过调试，并给出了pics仿真结果

2022-05-27 16:00:57下载

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ds18b20Plcd
温度控制系统.运用ds18b20温度传感器将实时温度送入FPGA中，再将温度显示出来(Temperature control systems. Use ds18b20 temperature sensor into the FPGA in real-time temperature, then the temperature is displayed)

2014-04-27 18:39:30下载

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RS-422standardmodulev2
rs422标准通讯模块异步收发 verilog语言编写(rs422 standard communication module asynchronous receiver verilog language)

2013-12-23 14:14:18下载

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语音采集,直接在QUARTUSII中打开调试.-err

2022-01-22 11:44:02下载

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数字频率计
设计一简易数字频率计，其基本要求是： 1)测量频率范围0～999999Hz； 2)最大读数999999HZ,闸门信号的采样时间为1s；. 3)被测信号可以是正弦波、三角波和方波； 4)显示方式为6位十进制数显示； 5）具有超过量程报警功能。 5)输入信号最大幅值可扩展。 6）测量误差小于+-0.1%。 7)完成全部设计后，可使用EWB进行仿真，检测试验设计电路的正确性。(The basic requirements of designing a simple digital frequency meter are: 1) The measuring frequency range is 0-999999 Hz. 2) The maximum reading is 999999HZ, and the sampling time of gate signal is 1 s. 3) The measured signal can be sine wave, triangle wave and square wave. 4) The display mode is 6-bit decimal number display. 5) It has alarm function beyond range. 5) The maximum amplitude of input signal can be expanded. 6) The measurement error is less than +0.1%. 7) After completing all the design, EWB can be used to simulate and test the correctness of the circuit.)

2019-06-20 12:47:51下载

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用VHDL写的一个显示程序，希望能帮上大家的忙，嘿嘿。-Written in VHDL, a display procedure, hoping that would help everyone a favor on the Hei hei.

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一个FIFO产生程序，主要是一个格雷码的加法器(A FIFO generation process, is primarily a gray code adder)

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dividefrequency
如何用VHDL语言对时钟进行分频以达到计数目的(how to achive counting by VHDL Language)

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svtb_ahb_sram
说明：一款verilog设计的SRAM控制器，可以实现AHB总线控制的功能。(abcdefghijklmnopqrstuvwxyz)

2020-06-30 13:40:02下载

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