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PCPU设计代码
RISC 5级流水线CPU，带HAZARD处理(RISC 5 pipeline CPU with HAZARD processing)
- 2020-06-24 04:00:01下载
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paper7
分数阶Unscented卡尔曼滤波器研究.pdf(Fractional Unscented Kalman filter pdf)
- 2012-12-27 21:00:41下载
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adda
基于FPGA 黑金ALINX 515的 ADDA采样模块源码（需调试）(ADDA Sampling Module Source Code Based on FPGA Heijin ALINX 515)
- 2020-06-20 13:00:01下载
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用VHDL语言编写的代码，以供大家学习和交流，方便大家学习！...
用VHDL语言编写的代码，以供大家学习和交流，方便大家学习！-prepared using VHDL code for all to study and exchange to facilitate learning!
- 2023-01-23 12:20:04下载
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利用VHDL语言设计一个分频器，输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024...
利用VHDL语言设计一个分频器，输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024
- 2022-06-02 16:58:00下载
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This is a realization of I2C interface VHDL module, I2C protocol to achieve
这是一个I2C接口的VHDL实现模块，实现I2C协议-This is a realization of I2C interface VHDL module, I2C protocol to achieve
- 2023-08-26 08:25:03下载
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CC
说明： 802.16d 的卷积编码和解码的VHDL实现(802.16d cc encoding and decoding,writing in VHDL)
- 2015-05-14 23:05:54下载
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用VerilogHDL进行频率生成器。
yong VerilogHDL yu yan bianxie de pinlv fa sheng qi,shi yong ISE ruan jian da kai.-Used VerilogHDL to make a frequency builder.
- 2022-01-21 03:50:48下载
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alu
说明： 用Verilog编写的简单的运算单元（ALU），可实现加、减、与、或、异或、非、左、右移等功能(Verilog prepared with simple arithmetic unit (ALU), can be add, subtract, and, or, exclusive-OR, non-, left, and other functions shifted to right)
- 2009-07-28 16:20:52下载
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DDC_matlab
实现数字变下频的matlab程序，CIC,HB,FIR滤波器代码都在其中(Realize digital variable frequency under matlab, CIC, HB, FIR filter code in it
)
- 2021-01-09 11:28:53下载
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