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labview-filter
数字滤波器包含IIR数字滤波器和FIR数字滤波器。本设计的工作主要是Labview软件部分，包括信号生成模块、滤波模块、显示模块的设计(IIR digital filter comprises a digital filter and FIR digital filters. The design work is mainly Labview software parts, including signal generation module, filter module, display module design)
- 2014-06-05 22:22:37下载
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JJ213_program
卷积码（213）的编译码，VHDL语言编写的整个工程文件，带有仿真结果图。(Convolution code (213) codec, VHDL language of the whole project file with the simulation results shown in Fig.)
- 2020-12-27 19:29:02下载
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eetop.cn_dds
基于verilog的DDS设计,内附代码,仿真环境等说明(the DDS design based on verilog)
- 2015-07-14 08:20:51下载
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SD-Host-Controller-master
说明： sd卡的verilog代码，包含一些sd卡例程(SD card Verilog code, including some SD card routines)
- 2021-04-29 13:48:42下载
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waveform_-generator
简易信号波形发生器，可以产生四种波形，频率1k-20K步进可调。学习Verilog HDL的好例子。(imple signal waveform generator, can produce four waveform, frequency 1 k-20 k step can be adjusted. Learning Verilog good example of HDL.
)
- 2011-06-12 21:13:27下载
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基于dds的波形发生器
说明： DDS的基本原理主要由五部分组成，分别是；相位累加器，正弦波形存储器，数模转换器，低通滤波器和时钟，将相位累加器输出的数据作为地址，用来查询表的数据，将取出的正弦数据通过数模转换器输出模拟信号，模拟信号再通过一个低通滤波器输出纯净的正弦波信号。(The basic principle of DDS is mainly composed of five parts: phase accumulator, sinusoidal waveform memory, digital to analog converter, low-pass filter and clock. The output data of phase accumulator is used as address to query the data of table. The extracted sinusoidal data is output analog signal through digital analog converter, and the analog signal is output pure sine through a low-pass filter Wave signal.)
- 2020-09-16 23:34:30下载
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串口收发程序
使用verilog实现串口收发的程序，使用verilog实现串口收发的程序，使用verilog实现串口收发的程序，使用verilog实现串口收发的程序，使用verilog实现串口收发的程序，使用verilog实现串口收发的程序，使用verilog实现串口收发的程序，使用verilog实现串口收发的程序，
- 2022-01-22 12:01:46下载
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cpu
说明： 一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。(A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.)
- 2011-04-09 12:22:09下载
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VGA_FPGA
基于FPGA的VGA控制器，可在屏幕显示彩色条纹(A vga controller based on FPGA)
- 2014-08-15 21:35:07下载
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多周期CPU设计 Verilog源码
本文件是用Verilog编写的多周期CPU的源码，文件里面含有CPU的连线图，用modesim编写，并且在Quartus II 下仿真通过，本代码将对初学者有很大的参考价值，欢迎大家下载！
- 2022-02-05 05:11:14下载
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