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CHING
数字钟vhdl主要分为正常显示与报时功能(Digital clock vhdl)
- 2013-03-06 15:32:11下载
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chengxu_jieshou
nrf24l01发送代码，verilog实现NRF24L01通信(NRF24L01 send code, Verilog to achieve NRF24L01 communication)
- 2017-08-09 19:04:16下载
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CCDDRIVE(TCD1206UD)
关于一款线阵CCD TCD1206UD 的驱动设计，波形符合工作要求(On how the system in SOPC using HDL language development from a custom IP core)
- 2020-11-14 09:19:42下载
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sobel 边缘检测
这 VHDL/Verilog 或 C/c + + 源代码并作为设计参考说明了如何实现这些类型的功能。这是用户的责任，来验证其设计的一致性和使用形式化验证方法的功能。
- 2022-06-30 04:07:25下载
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dac
说明： DA芯片输出控制 SPI协议 只写不读 FPGA用 verilog(DA-chip SPI protocol output control does not read write-only FPGA with verilog)
- 2011-03-16 19:04:33下载
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ldpc_decoder_802_3an_latest.tar
LDPC encoder and decoder, very simple
- 2015-03-10 05:35:38下载
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encode
RS（255，223）编码器，已实际运用到产品中(RS (255,223) encoder has actually applied to products)
- 2021-05-13 00:30:02下载
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基于dds的波形发生器
说明： DDS的基本原理主要由五部分组成，分别是；相位累加器，正弦波形存储器，数模转换器，低通滤波器和时钟，将相位累加器输出的数据作为地址，用来查询表的数据，将取出的正弦数据通过数模转换器输出模拟信号，模拟信号再通过一个低通滤波器输出纯净的正弦波信号。(The basic principle of DDS is mainly composed of five parts: phase accumulator, sinusoidal waveform memory, digital to analog converter, low-pass filter and clock. The output data of phase accumulator is used as address to query the data of table. The extracted sinusoidal data is output analog signal through digital analog converter, and the analog signal is output pure sine through a low-pass filter Wave signal.)
- 2020-09-16 23:34:30下载
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dlatch触发器或锁存器的实现
应用背景用于实现多个触发器和更高的高层次的计算应用。本代码提供了仿真结果，合成结果，波形，工作代码的截图。关键技术本代码提供了仿真结果，综合结果，波形，工作代码的截图，并采用了多个触发器实现了多个触发器和更高水平的计算应用程序。
- 2022-08-13 12:56:18下载
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RLS.v
用verilog实现的一个2抽头RLS自适应滤波器的代码(A realization with verilog HDL code of a two-tap RLS adaprive fliter )
- 2021-04-29 11:48:43下载
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