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FIFO
This is a simple example of FIFO(first in and first out) module written in verilog code(This is a simple example of FIFO (first in and first out) module written in verilog code)
- 2013-10-04 00:41:42下载
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median
说明： 用verilog编辑的中值滤波器！语言旁表有注释方便理解！(Using Verilog editor median filter! Language beside the table annotated to facilitate understanding!)
- 2008-11-03 09:21:18下载
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基于FPGA的彩色符号设计
a、设计可显示横彩条和纵彩条的VGA彩条信号；
b、设计可显示英语字母的VGA彩条信号；
c、设计可显示移动彩色斑点的VGA彩条信号；
d、设计可实现手动切换a、b、c三个功能.(The design can display VGA color color and color of the longitudinal cross signal.
The design can display the VGA color signal of the English alphabet.
The design can display the VGA color signal of mobile color spots.)
- 2020-11-09 16:29:46下载
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多进制数字频率调制(MFSK)系统VHDL程序
多进制数字频率调制(MFSK)系统VHDL程序-Multi-band digital frequency modulation (MFSK) system VHDL procedures
- 2022-04-13 12:32:15下载
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Verilog
Verilog经典教程，很好的学习Verilog的书籍，对学习硬件编程很有帮助。(Verilog classic handbook, good learning Verilog books, to learn hardware programming helpful.)
- 2013-08-19 11:02:51下载
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S05_example_Network
vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)
- 2020-06-17 11:40:02下载
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利用VHDL语言设计一个分频器，输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024...
利用VHDL语言设计一个分频器，输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024
- 2022-06-02 16:58:00下载
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VHDL
Project manager is reak vhdl old man
- 2015-09-10 10:06:28下载
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OFDM系统中的相位跟踪模块（Phase_Tracking）的FPGA实现
OFDM系统中的相位跟踪模块（Phase_Tracking）的FPGA实现-Phase_Tracking in OFDM sysytems
- 2022-10-06 04:25:03下载
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uart_tx
FPGA实现串口发送 Verilog 语言(Serial reception FPGA Verilog language.)
- 2015-11-11 13:26:49下载
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