-
如何在语言 VHDL 实现液晶显示中显示的数据转移
如何在语言 VHDL 实现液晶显示中显示的数据转移
- 2023-04-29 11:00:03下载
- 积分：1
-
波动
用FPGA实现pwm调制波，通过单片机软核控制输入量来实现任意占空比方波的产生-wave
- 2022-02-21 19:23:40下载
- 积分：1
-
LCD1602-TEST
利用verilog驱动LCD1602
本实验是用LCD1602显示英文。（LCD带字库）(//Use verilog driver LCD1602// video tutorial for all of us 21EDA e-learning board// The experiment is LCD1602 display in English. (LCD with font))
- 2013-12-16 13:51:35下载
- 积分：1
-
AHB_to_Wishbone_Verilog
说明： 该源代码包是AHB总线到Wishbone总线的交接器，包括以下4个部分：RTL源代码，测试平台，软件测试程序，说明文档。(This source package is the AHB bus to Wishbone bus bridge(wrapper).It has the following 4 parts: RTL codes, testbench, software simulating files, help documents.)
- 2021-01-22 14:48:40下载
- 积分：1
-
在SOPC Builder的UART IP核接口
UART RS232 IPCORE for sopc builder
-RS232 UART IPCORE for sopc builder
- 2022-03-04 13:15:40下载
- 积分：1
-
zuoye2
主要编写了一组二进制数据通过根升余弦滤波器后的波形，但并没有使用ISE内部的FIR滤波器内核，该程序相当于编写了一个根升余弦滤波器。(Mainly prepared a set of binary data through the root raised cosine filter waveform after, but did not use the ISE internal FIR filter kernel, the program is equivalent to the preparation of a root raised cosine filter.)
- 2013-09-18 15:24:13下载
- 积分：1
-
使用正弦波Modelsim仿真生成程序
用modelsim仿真一个正弦波产生程序-modelsim simulation using a sine wave generated procedures
- 2022-08-20 03:57:11下载
- 积分：1
-
these files are written in verilog but i am uploading in text format
these files are written in verilog but i am uploading in text format
- 2022-02-06 16:09:07下载
- 积分：1
-
fifo
FPGA的fifo与dsp的emif接口测试程序(EMIF interface test program for FIFO and DSP of FPGA)
- 2020-12-03 16:59:25下载
- 积分：1
-
8位CPU的VHDL设计代码没有测试
8 bit cpu vhdl design code not tested
- 2022-03-21 20:07:37下载
- 积分：1
