登录
首页 » VHDL » 自己编的VHDL的波形发生器 做信号的可以

自己编的VHDL的波形发生器 做信号的可以

于 2022-05-27 发布 文件大小:4.55 kB
0 44
下载积分: 2 下载次数: 1

代码说明:

自己编的VHDL的波形发生器 做信号的可以-BOXING

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • costas
    载波同步,costas环,基于Verilog的载波同步环(Carrier synchronization, costas ring, based on Verilog carrier synchronization ring )
    2021-03-05 13:09:31下载
    积分:1
  • xilinx xc9572 cpld 实现的伺服电机控制器,电机控制输出,和增量编码器读取。...
    xilinx xc9572 cpld 实现的伺服电机控制器,电机控制输出,和增量编码器读取。-Xilinx xc9572 cpld achieve servo motor controller, motor control output, Incremental encoder and the reader.
    2022-07-13 06:40:13下载
    积分:1
  • 简易数字信号分析仪(眼图)
    采用VHDL语言编写,此题为全国大学生电子设计竞赛题目,产生一个伪随机信号,并用时钟提取模块提取时钟,最终能在示波器上获得眼图,验证实验结果。此程序已经经过本人亲自验证,完全可用,可用于电赛培训之中。
    2022-07-22 14:59:00下载
    积分:1
  • moore 状态机的一个简单的事例,初学者很好的地实例!
    moore 状态机的一个简单的事例,初学者很好的地实例!-moore state machine of a simple example for beginners to very good example!
    2022-08-03 06:34:52下载
    积分:1
  • 用FPGA实现的模糊控制器 部分用VHDL编写的源程序
    用FPGA实现的模糊控制器 部分用VHDL编写的源程序-Using FPGA to achieve some of the fuzzy controller using VHDL source code prepared
    2022-03-26 02:28:39下载
    积分:1
  • Coding Style
    良好的Coding Style能减少Bug,减少锁存器出现的可能以及其他隐藏逻辑错误,也有助于减小芯片面积或所用资源(Good Coding Style can reduce Bug, reduce the possibility of latches and other hidden logic errors, and also help to reduce chip area or resources used.)
    2020-06-17 12:00:01下载
    积分:1
  • pipline_lms_and_rls_verilog
    流水线LMS,和RLS算法的Verilog代码,用于自适应信号处理的FPGA实现。(The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.)
    2021-05-06 20:58:37下载
    积分:1
  • 基于FPGA的俄罗斯方块
    本次设计中需要用到16个点来完成显示功能,可以选用一个16位的向量来存储个点状态,再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算,比较复杂。因此我们选择用4个4位向量STAN(0 TO 3),每个向量代表一行点阵,这样做不仅使控制简单,而且在扫描显示的时候很方便,代码也很简洁。设计包括2个大的元件,一个是RUSSIA,其功能是存储状态,分频,完成左右下移动以及计分等功能;另一个是RUSSIA_SCAN,主要完成点阵扫描和数码管译码。具体设计是这样的:4个向量STA0,STA1,STA2,STA3记录游戏状态,点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4,如果四列中有一列都为1,表示游戏结束了,置FLAG为1,程序进入NULL;当最后一行及STA3=”1111”时,置ROW4=1,当ROW4=1时,表示要消行,加分,并且将上一行的值赋到下一行。游戏继续,如按下左键或右键,程序更根据下一状态决定是否左移或右移。若无键按下,则根据情况当前点是否需要自动下移。(设计用板子上的左边第一个按键为左移动键,第二个键为reset键,右边第一个键为右移动键)
    2023-05-04 17:10:03下载
    积分:1
  • AWGN_VerilogDesign-master
    加性高斯白噪声生成的VERILOG实现,包含所有的testbench文件。可直接使用(Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly)
    2021-01-14 19:18:46下载
    积分:1
  • S04_基于ZYNQ的HLS 图像算法设计基础
    VIVADO HLS IMAGE 使用文档(vivado image processing example text of zynq)
    2020-06-17 11:40:02下载
    积分:1
  • 696524资源总数
  • 103938会员总数
  • 55今日下载