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modified_booth_multiplier
quartus ii项目文件包，功能是改进的booth乘法器，节省时钟，已完成仿真。(This zip file contains a quartus ii project, which can fufill multiple function. It is done by using a modified booth multiplier.)
- 2018-01-11 18:35:04下载
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基于FPGA的数字时钟设计
基于FPGA的数字时钟设计，通过lcd1602显示时钟，时钟可调节，主要针对学习用FPGA来驱动lcd1602显示，以及学习verilog硬件描述语言。
- 2022-02-12 03:20:21下载
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Project_Gbit
说明： pc与fpga之间通过千兆以太网交换机实现网络通信(Network communication between PC and FPGA via Gigabit Ethernet switch)
- 2020-06-17 20:40:04下载
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13_usb_test
利用FPGA硬件编程语言Verilog实现USB通信开发(Realization of USB communication development by using FPGA hardware programming language Verilog)
- 2018-08-09 10:08:00下载
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Vivado框图设计在zedboard示范基本的硬件
应用背景大多数Zedboard平台创造巨大的项目为示范能力Zedboard。本设计实现了全合成，证明目标Zedboard工作。它集锦GPIO模块和所有的默认命名的单主机双奴隶配置的AXI总线的公约。实例化一块Xilinx互连标准复位块。关键技术新的FPGA的发展发生所有的时间。本设计的基准电流软件Xilinx和Vivado工具自动化。Tcl脚本是不包括在内，用户精通当前工具能够从源中提取数据流。在赛灵思WebPACK创建的项目，而是一个开端的用户可以在伊拉降看信号发送到GPIO块学习互连IP
- 2022-03-06 15:15:37下载
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16位乘法器
基于Verilog语言的乘法器，带注释，帮助理解数字集成电路设计的乘法器实现，佩带modelsim仿真
基于Verilog语言的乘法器，带注释，帮助理解数字集成电路设计的乘法器实现，佩带modelsim仿真
- 2022-02-11 23:54:11下载
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grain-128a
基于grain-128a算法的流加密模块(Stream encryption module based on grain-128a algorithm)
- 2020-07-04 12:20:01下载
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RS232协议Verilog实现
RS232协议的Verilog简单实现，包含发送和接收模块。
- 2023-04-18 18:15:03下载
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eluosi_game
这是一个基于NIOSII的俄罗斯方块游戏设计，是基于FPGA的，利用流模式DMA传输实现游戏。(This is a box based on the Russian NIOSII game design, is based on the FPGA, and the use of streaming mode DMA transfer realize the game.)
- 2007-09-29 23:52:25下载
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verilogCRC32
32位bit输入的CRC32校验，verilog的代码，以及modelsim的testbench代码(The encode of CRC32 with 32bit-inputs based on verilog, and according encode of testbench)
- 2012-03-07 10:22:58下载
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