登录
首页 » VHDL » 看门狗定时器

看门狗定时器

于 2022-06-14 发布 文件大小:375.42 kB
0 161
下载积分: 2 下载次数: 1

代码说明:

使用IEEE.STD_LOGIC_1164.ALL; - 取消对以下库声明,如果用符号或无符号值using--算术功能 - 使用IEEE.NUMERIC_STD.ALL; - 取消对以下库声明如果instantiating--任何Xilinx基元在这代码.--库UNISIM; - 使用UNISIM.VComponents.all;实体看门狗端口(SYSRST:在STD_LOGIC; SYSCLK:在STD_LOGIC; WR:在STD_LOGIC; DATAIN:在STD_LOGIC_VECTOR(7 DOWNTO0); RESETOUT:出STD_LOGIC; debugStates:出STD_LOGIC_VECTOR(1 DOWNTO0); debugDivider:出STD_LOGIC; debugFlag:出STD_LOGIC);年底看门狗,看门狗建筑行为issignal timeoutSelect:STD_LOGIC_VECTOR(1 DOWNTO0);信号timerRestart:STD_LOGIC;信号timerEnable:STD_LOGIC;组件wdtcntl端口(调试:出STD_LOGIC_VECTOR(1 DOWNTO0);系统时钟:在STD_LOGIC; SYSRST:在STD_LOGIC; WR:在STD_LOGIC; DATAIN:在STD_LOGIC_VECTOR(7 DOWNTO0);重新启动:从STD_LOGIC; timerEnb:出STD_LOGIC; timerSel:出STD_LOGIC_VECTOR(1 DOWNTO0));最终组件;组件wdt_timer端口(dbDivider:出STD_LOGIC; DBFLAG:出STD_LOGIC; SYSRST:在STD_LOGIC; SYSCLK:在STD_LOGIC;启用:在STD_LOGIC;重启:在STD_LOGIC; RESETOUT:出STD_LOGIC; timeoutSel:在STD_LOGIC_VECTOR(1 DOWNTO0 ));结束部分; begincontroller:wdtcntl端口映射(debugStates,系统时钟,SYSRST,WR,DATAIN,timerRestart,timer

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 键盘输入串口输出显示字符,通过串口显示键盘输入的字符
    键盘输入串口输出显示字符,通过串口显示键盘输入的字符-Keyboard input serial output display characters, the keyboard input through serial display characters
    2022-04-13 11:20:18下载
    积分:1
  • 卡内基梅陇大学verilog课程讲义-unlocked
    verilog讲义 卡内基梅陇大学verilog课程讲义-unlocked 卡内基梅陇大学verilog课程讲义-unlocked(Verilog Course Lectures at Carnegie Mellon, University Verilog Course Lectures at Carnegie Mellon University Verilog Course Lectures at Carnegie Mellon University)
    2020-06-20 18:00:02下载
    积分:1
  • jk
    说明:  基于quartus2的jk触发器设计,内含源码和仿真图(Jk flip-flop design based on the quartus2, containing source code and simulation diagram)
    2011-11-24 10:47:56下载
    积分:1
  • 数字钟
    数字钟(Digital clock)
    2018-02-27 21:34:28下载
    积分:1
  • 加法器的VHDL实现
    本资源包括了加法器的VHDL代码实现,供大家学习。
    2022-11-01 21:40:03下载
    积分:1
  • Verilog_Ip_RAM
    说明:  altera ram ip教程。对RAM进行读写操作,写32个数据到RAM中,再将写入的32个数据从RAM中读出。(altera ram ip.write data to ram and read the data from the ram.)
    2020-08-17 11:38:21下载
    积分:1
  • cordic_dds
    采用CORDIC算法的直接数字频率合成器的设计(CORDIC algorithm uses direct digital frequency synthesizer design)
    2015-08-18 16:15:17下载
    积分:1
  • costas_PLL
    costas载波恢复算法 锁相环路,注释很清楚(costas carrier recovery algorithm PLL)
    2012-08-03 16:07:41下载
    积分:1
  • 高级加密标准AES的FPGA实现,支持128,256密钥长度格式
    高级加密标准AES的FPGA实现,支持128,256密钥长度格式-Advanced Encryption Standard AES, FPGA implementation to support 128,256 key length format
    2022-03-25 02:47:08下载
    积分:1
  • jjiaotongdeng
    实现fpga上交通灯的设计,可以在开发板上实现红绿灯(Design of traffic lights on FPGA)
    2018-08-28 16:42:27下载
    积分:1
  • 696516资源总数
  • 106571会员总数
  • 2今日下载