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add
浮点加法器的用Verilog实现，32位的浮点加法器(Floating point adder Verilog)
- 2021-02-28 12:49:35下载
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电子打铃器
在max plus 2 下编译通过
电子打铃器
在max plus 2 下编译通过-electronic bell playing for the max plus 2 under through compiler
- 2022-02-20 12:08:25下载
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Beamforming
基于FPGA的波束形成，包括ad转换，数据存储等部分。。(FPGA-based beamforming, including ad conversion, data storage and other parts. .)
- 2016-04-25 11:12:30下载
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sha1_v01
说明： SHA-1加密算法的IP核，内涵文档，仿真测试文件(SHA-1 encryption algorithm of the IP core, the connotation of documents, simulation test file)
- 2008-10-15 09:05:58下载
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ManchesterCode
改程序将实现对两个信号的曼切斯特编码，以用仿真软件验证过了(Reform program will achieve two Manchester encoded signal to a validated using simulation software)
- 2014-12-14 15:44:57下载
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此为多功能数字电子钟的vhdl代码，有闹钟、时间可调、计时等功能...
此为多功能数字电子钟的vhdl代码，有闹钟、时间可调、计时等功能-This is a multi-function digital electronic clock VHDL code, has an alarm clock, time adjustable, timing and other functions
- 2022-07-16 04:42:00下载
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FPGASPI
FPGA SPI 主要模块全部涵盖 时序解释 与DSP通信(FPGA SPI Timing interpretation covering all main modules communicate with the DSP)
- 2020-12-09 13:49:20下载
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8位大小比较器的VHDL源代码，Magnitude Comparator
VHDL description of a 4...
8位大小比较器的VHDL源代码，Magnitude Comparator
VHDL description of a 4-bit magnitude comparator with expansion inputs-eight compared with the size of the VHDL source code, Magnitude Comparator VHDL description of a 4-bit magnitude comparator inputs with expansion
- 2023-07-28 13:55:03下载
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眼电图形刺激器设计
完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换，用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成：锁相环模块，分频定时模块，时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真，再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟；定时模块定时5秒，每5秒转换一种图形显示方式；时序控制模块用于扫描及消隐，使能够正常显示；显示模块 用于显示。各模块正确连线、定义引脚和仿真后，可以下载到FPGA中，连接显示器来显示，六种图形方案每5秒转换，循环。
- 2022-01-22 08:35:40下载
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rs232
基于 hdl语言的re232通信实验的设计，程序简单明了，一学就会(rs232 communication)
- 2012-03-26 21:41:47下载
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