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digital-design-and-synthesis
Verilog HDL 数字设计与综合，夏宇闻译。本书重点关注如何应用verilog语言进行数字电路和系统的设计和验证，不仅讲解语法，更从基本概念讲起，逐渐过渡到编程语言接口以及逻辑综合等高级主题。(The design and synthesis of Verilog HDL digital, Xia Wen translation. The book focused on how to apply the verilog language for the design and verification of digital circuits and systems, not only explain the grammar, the more I start from the basic concept, and a gradual transition to advanced topics such as programming language interface and logic synthesis.)
- 2012-10-23 00:16:59下载
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axi_master
DDR3 控制器，axi4_full 模式， burst长度为16，应用于xilinx平台。(DDR3 interface controller， axi4_full working mode with burst length 16, can operate on the xilinx platform.)
- 2017-05-16 11:26:28下载
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键盘按键消抖
键盘按键消抖,短时间内的摁键键值采集，在规定时间内，如果存在按键的上升沿和下降沿，不予以采集，超过该时间，则采集为该键当前状态值
- 2022-08-10 06:33:27下载
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Fractional_Time_Delay
Used for Time shifting discrete signals, it can do both integral and fractional sampling period delay. Original.
- 2020-12-16 22:29:12下载
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Booth 型乘法器
Booth 算法使用 Verilog HDL 实现用于 16 位乘法签名和未经签名的数字。展位乘数作品上的添加和转移操作的二进制数。
- 2022-05-10 15:46:34下载
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Verilog编写的出租车计价程序
设计一个出租车计价器，共有三个输入，分别是启动开关、计时脉冲（25MHz）、行程脉冲（每 100 米 1 个脉冲）。 输出显示为付费金额。工作原理如下：
当启动开关闭合后，显示起车费 5 元。当行程小于 5 公里时，按照 5 元显示付费。 当超过 5 公里后， 开始按照行程增加应付车费，每公里按照 1 元计费，要求每 500 米增加 0.5 元进行加法累计，并显示应付车费总额。当出现停车等待时，按照每 2 分钟折合 1 公里计费， 要求每分钟增加 0.5 元进行加法累计，并显示应付车费总额。
- 2022-09-15 13:05:04下载
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Uart2Sdram2TFT_RGB2GRAY
说明： 使用FPGA实现RGB图像转灰度图像的算法，下载入自己的电路板可直接将摄像头拍摄到的图像实时转换成灰度图像(FPGA is used to realize the algorithm of transforming RGB image into gray image. The image captured by the camera can be converted into gray image in real time by downloading it into its own circuit board)
- 2019-12-30 19:42:58下载
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华为FPGA设计全套
华为fpga设计全套,经典入门教程，华为fpga设计全套，(verilog,HUAWEI FPGA design complete set)
- 2020-12-20 15:49:09下载
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RS_255_223_ENCODER
RS(255,223)编码器程序
从一本书上看到的，很不错的(RS(255,223) encode , very good good good )
- 2021-05-13 00:30:02下载
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DAC1220
高精度直流信号源，DAC1220，20位分辨率，双极性输出(High-precision DC source, DAC1220,20 bit resolution, bipolar output)
- 2021-02-28 16:29:35下载
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