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交织和解交织模块，采用矩阵交织方式，且有两套并行存储器，可以实现连续数据流操作，不会有数据滞留和丢失...
交织和解交织模块，采用矩阵交织方式，且有两套并行存储器，可以实现连续数据流操作，不会有数据滞留和丢失-Intertwined intertwined reconciliation module, interwoven matrix approach, and has two sets of parallel memory, you can realize continuous data stream operations, will not have data retention and loss
- 2022-01-30 11:03:35下载
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Walsh
说明： 利用ISE编写的产生WALSH码的verilog程序，简单易懂，稍稍修改就可以产生出自己想的8 16 32 64位的WALSH码。。(Prepared using ISE verilog code generated WALSH procedures, easy to understand, a little modification can generate their own like the 8,16，32，64-bit code WALSH. .)
- 2010-04-20 09:55:10下载
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ＲＳ编码在ＦＰＧＡ上实现的理论和方法，对设计ＲＳ编码很有帮助，且ＦＯＧＡ资源占有少...
ＲＳ编码在ＦＰＧＡ上实现的理论和方法，对设计ＲＳ编码很有帮助，且ＦＯＧＡ资源占有少-RS coding in the FPGA to achieve the theory and method useful for design RS encoding, and possession of less FOGA resources
- 2022-05-07 12:16:18下载
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Center
使用Xilinx3S400开发的钢板检测算法中心化算法，通过测试。(a vhdl-program use Xilinx3S400)
- 2009-04-12 22:09:45下载
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CNT4
说明： 4位二进制加法计数器的两种不同VHDL的描述,与比较。(4-bit binary addition of two different counter VHDL description, and more.)
- 2010-04-13 22:20:44下载
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QAM
OFDM中的16QAM星座映射的实现实现详细代码(In OFDM 16QAM constellation mapping to achieve the realization detailed code)
- 2021-03-11 17:59:25下载
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VHDL写的串口，很好用，程序非常简单，可以调试用
VHDL写的串口，很好用，程序非常简单，可以调试用-Written in VHDL serial, very good, and the procedure is very simple, you can debug with
- 2022-08-08 18:58:10下载
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BCD
BCD码减法实现程序，非常完整，采用Verilog HDL语言实现。(BCD subtraction to achieve program code, very complete, using Verilog HDL language.)
- 2010-08-04 16:43:26下载
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利用两个半加器来组成的全加器，是简单的vhdl语言入门
利用两个半加器来组成的全加器，是简单的vhdl语言入门-The use of two and a half adder to form the full adder is a simple entry-vhdl language
- 2023-08-01 03:35:04下载
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and-gate
programming of and gate
- 2016-11-22 14:30:48下载
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