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counter
设计一个十进制计数器模块，输入端口包括 reset、up_enable 和 clk，输出端口为 count
和 bcd，当 reset 有效时（低电平），bcd 和 count 输出清零，当 up_enable 有效时（高电
平），计数模块开始计数（clk 脉冲数），bcd 为计数输出，当计数为 9 时，count 输出一
个脉冲（一个 clk周期的高电平，时间上与“bcd=9”时对齐）(Design of a decimal counter module, input port, including the reset up_enable clk, output port for the count and bcd, when reset is active (low), the bcd and count output cleared up_enable active (high), count module starts counting the (the CLK pulse number), the BCD count output when the count 9, the count output of the high level, the time of a pulse (a clk cycle with " bcd = 9" when aligned))
- 2013-04-13 19:53:29下载
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fpga_pid
在FPGA内使用PID算法反馈控制小车速度和方向，四电机独立(PID algorithm within the FPGA using feedback control the car speed and direction, four independent motors)
- 2015-05-11 10:05:53下载
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5_lcd_ST7565P_12864
液晶ST7565P_12864驱动，实现打点成图。(LCD ST7565P_12864 drive, dot mapping.)
- 2012-04-04 20:01:42下载
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vga 控制器
这是语言代码的 vga 控制器，为使用 fpga 德 70 altera 和使用 quartus，
此过程描述的水平像素计数器的操作。同步设置计数器为零 fpga_reset_n 应用时。计数器上的每个像素时钟的上升沿的递增。水平像素计数器的范围是 [0,793]。当计数器达到 793 时，它翻转为零在下一个周期。因此，该计数器有 794 像素时钟的期间。同为 25 MHz 的像素时钟，这一段时间的 31.76 μ s 转化。
- 2022-07-24 06:02:42下载
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pipline_lms_and_rls_verilog
流水线LMS，和RLS算法的Verilog代码，用于自适应信号处理的FPGA实现。(The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.)
- 2021-05-06 20:58:37下载
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sphere-decoding-modulation-by-QAM
16QAM,64QAM,256QAM调制下的球形译码(16QAM, 64QAM, 256QAM modulation sphere decoding)
- 2021-03-31 18:29:09下载
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高级的加密标准
AES （高级加密标准） 是一种标准的加密算法。
它使用其定义自定义的子字节变换、 多项式乘法等进行加密。
请参阅附加的语言代码。
通过 Xilinx ISE 12 打开它。
- 2022-07-04 11:37:25下载
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V2.tar
SDIO slave, written in verilog, does not support SPI mode.
- 2021-04-05 16:59:04下载
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hm
说明： 汉明编码和解码的硬件描述语言（verilog），其被编解码的数据为M序列。
建议运行软件为Quartus.(failed to translate)
- 2011-05-08 15:19:39下载
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WB_I2C
Routine for I2C in VHDL
- 2009-03-21 03:32:58下载
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