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BCH3
BCH3.c,提供m<21以下的所有码长的BCH编解码模块。以供大家参考。谢谢(BCH encoder&decoder GF(2^m) m<21)
- 2021-01-26 11:58:36下载
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Designing Digital Down Conversion Systems with Altera CIC MegaCore and FIR Compe...
Designing Digital Down Conversion Systems with Altera CIC MegaCore and FIR Compensation Filter v6.1
- 2022-02-02 23:02:14下载
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PCIe
本书共由三篇组成。其中第一篇由第1~3章组成，介绍PCI总线的基础知识。第二篇
由第4~13章组成，介绍PCIExpress总线的相关概念。第二篇的内容以第一篇为基础。(This book comprises a total of three components. The first chapter from the first 1-3 chapters, introduces the basics of the PCI bus. Second by the first 4 to 13 chapters, introduces concepts related PCIExpress bus. The contents of the first to second basis.)
- 2020-06-26 17:20:02下载
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verilog写的数字频率计的选择模块,用与显示的选择
verilog写的数字频率计的选择模块,用与显示的选择-written in Verilog digital frequency meter option module, used and display options
- 2022-02-01 05:29:25下载
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VHDL 基础语法篇
VHDL 基础语法篇 —— VHDL
VHDL硬件描述语言
1.1 VHDL概述
1.1.1 VHDL的特点
VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，由于
VHDL语言来源于C、Fortran等计算机高级语言，在VHDL语言中保留了部分高级语言的原
语句，如if语句、子程序和函数等，便于阅读和应用。具体特点如下：
1. 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下
（top-down）的设计，同时也支持结构、行为和数据流三种形式的混合描述。
2. VHDL的设计单元的基本组成部分是实体（entity）和结构体（architecture），实体包含设
计系统单元的输入和输出端口信息，结构体描述设计单元的组成和行为，便于各模块之间数
据传送。利用单元（componet）、块（block）、过程（procure）和函数（function）等语句，
用结构化层次化的描述方法，使复杂电路的设计更加简便。采用包的概念，便于标准设计文
档资料的保存和广泛使用。(VHDL Basic Grammar Paper)
- 2020-06-20 14:20:01下载
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uart_test
verilog实现UART收发功能，硬件平台为spartan 6，软件平台为ise14.7(verilog implement UART rx and tx function)
- 2017-10-07 16:34:13下载
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4-2switch
四位拨妞开关作为输入，当输入值变化时将其转化成两位输出(The four DIP Niu switch as an input, when the input value changes, be converted into two output)
- 2012-10-12 21:12:35下载
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Desktop
计算燃料电池膜的传质分析，包括各层之间的氧气、二氧化碳以及水的传质。(Calculating cell mass transfer)
- 2018-10-23 09:47:13下载
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FPGA使用Xilinx复位
Xilinx FPGA reset usage
- 2022-02-01 16:18:58下载
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medianfilter
图像滤波中的中值滤波，有效滤除椒盐噪声，使用verilog语言编写(Image filtering in the median filter, effectively filter out salt and pepper noise, using verilog language)
- 2011-10-13 17:08:48下载
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