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CPU-
五级流水线CPU实现（带Hazard），还没来得及实现Cache求高人指教(pipeline CPU with Hazard)
- 2020-12-03 12:59:24下载
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arp_2
rgmii接口通讯方式，用于FPGA以太网口开发(Rgmii interface communication mode)
- 2018-11-09 21:56:27下载
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ambe_rx_tx
AMBE2000的压缩数据输出输入的Verilog代码，实现了自回环（loopback）效果. 希望对学习verilog语言的同学有所帮助。(The Verilog code of AMBE2000. input and output of compressed data to achieve a self-loop (loopback) effect. hope to help the one who is studying the verilog language.)
- 2014-03-19 08:55:46下载
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EP2C70F896C6N-pins
将VHDL程序下载到DE2开发板，引脚分配时需要知道的芯片每个引脚功能(VHDL program will be downloaded to the DE2 development board, you need to know when the pin assignments for each pin of the chip functions)
- 2020-12-09 11:09:21下载
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cordic
基于cordic算法的DDS的Verilog代码。经过仿真验证，绝对可靠。(Based on cordic algorithm DDS Verilog code. Through the simulation, is absolutely reliable.)
- 2013-12-20 17:22:38下载
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本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段
时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸...
本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段
时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的
大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细
描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1；
Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim SE 6.0。 -This article describes a VHDL description of the use of counter design, synthesis, simulation of the entire process, this time as my self-FPGA/CPLD summary, if what has not the right place, please see this article that, unfortunately, the heroes They correct me, wish to express my gratitude. Of course, this is a very simple example of sequential logic circuit is mainly a detailed description of a number of software usage. Article involved in the software company has produced Synplicity
- 2022-02-28 11:38:34下载
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A4_Uart_Top
串口！ 这是一个使用的通信程序 ， 非常好用。(serial port Serial port! This is a communication program used, very useful.)
- 2020-06-17 14:00:01下载
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ddr2_controller
DDR2控制器设计原码,可以在FPGA上测试通过,并对外部的ddr memory进行读写访问.(DDR2 controller design of the original code, can be tested through the FPGA, and external ddr memory read and write access.)
- 2010-02-23 09:16:50下载
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VHDL_count 从 0 到 9 4 7 段 LED 显示器 (đếm 0 đến 9 hiển 施耐 4 带领 7 đoạn)
VHDL_count 从 0 到 9 4 7 段 LED 显示器 (đếm 0 đến 9 hiển 施耐 4 带领 7 đoạn)
- 2022-01-20 23:11:51下载
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为验证系统的Verilog设计
System Verilog for design verification
- 2022-02-11 21:30:00下载
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