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updown
VHDL Programmes -2 for dumping on FPGA
- 2014-02-12 00:22:46下载
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airthmatic & logic unit
airthmatic & logic unit
- 2023-02-23 08:10:03下载
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SASX
Use of Kalman and EKF on two-phase permanent magnet synchronous motor of the state estimate CDCDCDCDCCC
- 2020-06-24 11:40:02下载
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VerilogHDL,对初学者很有帮助的,可以一下的!
VerilogHDL,对初学者很有帮助的,可以一下的!-VerilogHDL, very helpful for beginners, you can look in!
- 2023-02-06 11:05:03下载
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FPGA
韩福柱老师FPGA实验源码，用vhdl语言在xilinx FPGA上实现，包括ad采集，温度传感器读取，秒表，跑马灯和按键次数统计4个实验(Han Fu teacher FPGA column experiment source code, vhdl languages on xilinx FPGA implementations, including ad acquisition, temperature sensor readings, stopwatch, marquees and keystrokes 4 experimental statistics)
- 2017-01-06 15:54:53下载
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uart_tx_rx
在altera的FPGA平台上实现rs232串口的自收发通信，速率为115200波特率，PC机使用串口调试助手即可观察结果。包含全部代码与工程，本人亲自测试通过。(Realization of self transmitting and receiving communication serial port of RS232 In altera on the FPGA platform, at a rate of 115200 baud rate, PC using serial debugging assistant can be observed. Contains all the code and engineering, I personally tested by.
)
- 2014-06-11 21:57:41下载
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TOPWAY-UC1698-AppNote-V0.2
ＵＣ1698Ｕ驱动160*160ＬＣＤ中文应用及例程(UC1698U driver 160* 160LCD Chinese applications and routines)
- 2013-05-23 09:25:56下载
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NIOS_TIMER
很不错的资源哦，这是我在实验室当年总结的关于nios timer的程序段(nios timer)
- 2014-06-18 09:13:42下载
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micron Nand flash控制器
micron公司提供的控制器，很具有参考性质，用flash的童鞋可以下载参考，含有ECC功能
- 2023-03-30 17:00:03下载
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先进的 AES
过去的几天我一直在改进各部分的 AES 128 模块。我想提高最主要的是我使用查找表的 SubByte 相关步骤 （密码和密钥编排）。使用查找表意味着我要浪费大量的宝贵的块公羊，可以去其他地方更好地利用 fpga 的硬件资源。这种方法是很容易的 （使固定数组的值和生成语句，以从该数组中读取），却不实际前进以及试着挤出尽可能多的业绩从作为尽可能小的织物。我需要一种方法来生成 Rjindael S-盒值上飞。一般方程来计算的向前的 S 盒值为某个给定的字节是伽罗瓦领域内采取逆的字节，然后再应用一种仿射变换。经过一些研究，我偶然遇到本文抛锚成数字逻辑友好术语的抽象方程的神奇。从纸显示向前的 S 盒发电机的所有步骤的基本框图如下所示。本文分解为每个块 （减去仿射变换） 的等效逻辑。基于上述关系图中的孤独，显而易见的发电机方程是计算非常激烈。这使得完美意义上给出了 S 盒的整点是密码文本中引入的非线性。如果 S 盒变换是线性的由此产生的逻辑会很简单。相反，S-盒生成方法是大规模 Xor 和八、 四和两位运算之间跳转的几个 And 的纠缠。一个很好的这种方法是逆的 S 盒发电机与逆仿射变换的输入而不是标准的仿射变换对输出相同的核心乘法逆计算器。这将使反密码 S 盒发电机就越容易当最终得到它。从本文加上一点的仿射变换，研究信息很能够实现单个字节的组合电路的 VHDL 模块，转发 S 框计算。此模块没有注册，只是输入、 输出和组合逻辑电路在这两者之间。基于斯巴达 3E XC3S500E FPGA 的综合结果，如下所示： 切片数量： 42 个 4656 0%数目 4 输入下尿路症状： 74 个 9312 0%最大组合路径延迟： 23.143nsThe 基本电路是相当慢的但它做的计算复杂性也相当小。根据合成的结果，输入和输出之间的关键路径有八个级别的逻辑在里面。这不是我目前的 AES 128 设计的单周期架构良好的电路。作为一个小实验，我决定为"水滴"在我代替标准查找表模块的 AES 128 设计这个模块。我到另一个模块，它模拟现有单时钟周期、 全 16 字节 SubBytes 查找实例化十六个这种电路。我掉进的 AES 128 密码副本的该模块和合成它。切片结果： 数目： 1347 4656
- 2023-03-28 07:30:03下载
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