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用verilog实现了一个数字秒表的设计

于 2022-08-03 发布 文件大小:730.00 B
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用verilog实现了一个数字秒表的设计-verilog achieved using a digital stopwatch Design

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  • 伪随机二进制序列无符号 17 位计数器
    这通过反馈来实现一个 17 位伪随机的无符号计数器异或的位 0 和 3。 注意 ︰ 如果也绝不是独家使用相反,这会反相平行的位模式 & 这将意味着所有位都零是一种有效模式和所有那些不都是有效。  目前所有的都是有效的。
    2022-02-15 14:03:54下载
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  • verilog_median_filter
    图像处理的中值滤波器,使用verilog开发环境编程实现。(Verilog development environment programming median filter)
    2016-01-24 16:54:32下载
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  • S6_VGA
    1。源文件保存在src目录,QII的工程文件保存在Proj目录; 2。程序实现的功能是在VGA显示器上显示彩色条纹,共8种颜色, 可以使用嵌入式逻辑分析仪观测信号; 3。modelsim仿真文件在proj--simulation--modelsim中(1. The source file is saved in the src directory QII project file is saved in the directory Proj 2. The functionality of the program is displayed on a VGA monitor color stripes, 8 colors, you can use the embedded logic analyzer observed signals 3. the modelsim simulation files in the proj- simulation- modelsim)
    2012-11-04 18:26:48下载
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  • RTL8369-design-kit-v3_5
    RTL8369开发资料,包括手册,图纸,Layout说明等等(RTL8369 development information, including manuals, drawings, Layout Guide.)
    2014-12-07 13:04:30下载
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  • xilinx-FPGA
    xilinx FPGA技术详解,从设计流程到设计注意点(xilinx FPGA technology Detailed Design points, from the design process to)
    2012-08-10 13:07:41下载
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  • shift_split_data
    关于一个串行数据输入 根据时序将数据分两路输出的程序 (on a serial data input timing will be based on output data using two procedures)
    2006-07-04 09:40:55下载
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  • DPD_project
    预失真算法中,包络解波部分的verilog代码,有部分错误(envelope calculation of DPD algorithm ,verilong HDL language)
    2014-04-26 15:45:21下载
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  • multiply
    由verilog编写的乘法器,通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。(Prepared by the Verilog multiplier, through the realization of the two documents call. As the sub-modules to simplify the procedure call makes a lot.)
    2008-12-30 20:51:33下载
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  • ddr3_sun
    使用DDR3IP核进行仿真,写入读取数据(Using DDR3IP core to simulate, write and read data)
    2021-01-07 00:48:53下载
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  • 音频最新项目
    音频编解码器 (ADPCM 1 位)代码是准备 Altera 旋风 II DE1 起动器板和它进行了测试,您可以修改代码,并使用它们在任何项目中。岩心描述:采样频率: 44100hz频道: 立体声比特率: 1 位每 Sample(So it is: 44.1 * 2 = 88.2kbps)压缩比: 16: 1VHDL 代码包括:1 位 ADPCM Decoder(x2)、 I2S Driver(x1)、 I2C Driver(x1)、 快闪记忆体 Driver(x1),键盘 Driver(x1)、 LED Bar(x1)、 容量和配置 Engine(x1)。Codec(Encoder/Decoder) 是可以使用它来编码 PCM 原始的波形文件,然后刻录的 Win32 应用程序中可用 *。DJ 文件到闪光灯,确保 flash 不是已经清楚 (你可以使用 EDK 控制面板来清除和程序 flash) 在 FPGA 上运行的代码。那里是没有专利或版权,这免费的每个人在任何项目中使用。
    2023-08-28 07:45:05下载
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