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内容1：哈尔滨工程大学信息与通信工程学院的课件
内容1：哈尔滨工程大学信息与通信工程学院的课件-适合初学VHDL语言的人。内容2：VHDL语言详解的讲义。-1: Harbin Engineering University College of Information and Communication Engineering of software- suitable for novice VHDL language. Content 2: VHDL language of the notes explain.
- 2023-08-22 14:50:04下载
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FPGA锁相环实验
说明： FPGA锁相环实验：
顶层文件加底层IP文件构成
top中例化ip核pll(Experiment of Phase-Locked Loop Based on FPGA)
- 2020-06-22 04:00:01下载
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键盘扫描，实现4×4键盘扫描功能，实现在数码管上显示相应的数字...
键盘扫描，实现4×4键盘扫描功能，实现在数码管上显示相应的数字-Keyboard scanning, the realization of 4 × 4 keyboard scan function, the realization of digital tube display in the corresponding figure
- 2022-02-06 05:08:26下载
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分别用分频比交错法及累加器分频法完成非整数分频器设计。...
分别用分频比交错法及累加器分频法完成非整数分频器设计。-Points were staggered method and frequency than the frequency accumulator law to complete the design of non-integer divider.
- 2022-01-25 23:28:15下载
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一个可用的很不错的DDS 频率合成程序，用VHDL语言编写
一个可用的很不错的DDS 频率合成程序，用VHDL语言编写-Available is a good DDS frequency synthesis procedures, using VHDL language
- 2022-11-29 23:55:03下载
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1pps
fpga程序，产生1pps脉冲信号，使用的verilog语言。(FPGA program generates 1 PPS pulse signal, using Verilog language.)
- 2020-06-20 17:00:01下载
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verilog实现ALU的源代码，并提供了详细的测试平台！
verilog实现ALU的源代码，并提供了一个详细的测试平台！-achieve ALU Verilog source code, and provide a detailed test platform!
- 2022-03-15 13:01:46下载
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七人表决器
七人表决器，当有四人或四人以上的人同意是，表决通过。每个裁判控制一个开关，高电平表同意，在quartusII上用全加器来实现，当表决通过时，实验箱上的LED灯亮
- 2022-02-03 05:43:46下载
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利用两个半加器来组成的全加器，是简单的vhdl语言入门
利用两个半加器来组成的全加器，是简单的vhdl语言入门-The use of two and a half adder to form the full adder is a simple entry-vhdl language
- 2023-08-01 03:35:04下载
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可配置CRC参考设计 xilinx提供的VHDL
可配置CRC参考设计 xilinx提供的VHDL-configurable CRC reference design for Xilinx VHDL
- 2022-01-23 10:27:39下载
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