-
FPGA 的UDP实现
FPGA 的UDP实现，能够实现ARP、IP、UDP协议。已经通过验证。
- 2022-12-13 19:55:03下载
- 积分：1
-
fifo
这个代码主要展示了异步fifo的读的功能和写的功能(This code mainly shows the function of asynchronous FIFO and the function of writing.)
- 2018-07-04 21:24:44下载
- 积分：1
-
32位计数器 Verilog
实现32位计数器的功能。其中包含了源文件和仿真文件。适用于Verilog初学者学习使用。使用的是xilinx开发板实现。
- 2022-12-19 14:15:04下载
- 积分：1
-
verilog-lfsr-master
Fully parametrizable combinatorial parallel LFSR/CRC module. Implements an unrolled LFSR next state computation. Includes full MyHDL testbench.
- 2020-06-24 21:40:01下载
- 积分：1
-
Hardware-CNN-master
说明： Convolutional neural network code for fpga
- 2019-02-27 15:21:22下载
- 积分：1
-
tdma_code
tdma参数化模块。可以自动生成2的n次的tdma哥时隙，用户可根据需要自己配置参数(tdma see the number of model lumps. 2 n basis following manner tdma chance possible 以自 dynamic generation, for root needed self-placement see number)
- 2013-09-03 21:52:51下载
- 积分：1
-
verilog.HDL.examples
许多非常有用的 Verilog 实例: ADC, FIFO, ADDER, MULTIPLIER 等(many very useful Verilog examples : ADC, FIFO, ADDER, MULTIPLIER etc.)
- 2020-06-26 04:40:02下载
- 积分：1
-
CAN协议控制器的Verilog实现
说明： 基于FPGA的CAN总线控制器，VERILOGHDL源代码，Q2仿真实现。可用。(FPGA-based CAN Bus Controller, VERILOGHDL source code, Q2 Simulation. Available.)
- 2020-11-26 15:29:31下载
- 积分：1
-
24_Timer
说明： 使用Verilog编写的24位定时器，具有apb 总线接口，可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
- 2021-04-27 21:38:44下载
- 积分：1
-
bt656p
BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)
- 2020-12-09 12:09:19下载
- 积分：1
