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FPGA 的UDP实现

于 2022-12-13 发布 文件大小:16.61 kB
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代码说明:

FPGA 的UDP实现,能够实现ARP、IP、UDP协议。已经通过验证。

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  • Center
    使用Xilinx3S400开发的钢板检测算法中心化算法,通过测试。(a vhdl-program use Xilinx3S400)
    2009-04-12 22:09:45下载
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  • xapp888
    说明:  xilinx fpga各版本mmcm/pll动态配置RTL代码,包括testbench(xilinx fpga mmcm/pll drp RTL code, including testbench)
    2021-01-21 21:38:46下载
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  • 基 2 fft 使用 verilog 的 32 位
    它提供的源代码 32 点 fft 算法使用 verilog 以及描述了蝶形运算单元使用进位看 aheaada 加法器使用行为的描述上的 32 位和 32 位乘法器的乘数。
    2022-01-26 06:18:27下载
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  • Listingprogram1
    listing program clock
    2012-11-26 03:31:42下载
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  • DDR3 SDRAM模块
    这是DDR3 SDRAM的控制器内核。 默认配置支持一个64位UDIMM或SO-DIMM 支持1GB,2GB,4GB和8GB的DIMM大小 以最低DDR3传输速率600 MT / s工作 针对Xilinx Spartan 6 FPGA系列进行了优化 在不到1300行的Verilog中实现 支持BC4(Burst chop 4)读写命令和刷新命令 XC6SLX25和XC6SLX75 FPGA在-2和-3速度等级下验证了可靠的操作
    2023-02-11 04:00:04下载
    积分:1
  • ethernet_tri_mode_rtl.tar
    以太网控制器verilog,含有mac,mii接口(Ethernet controller verilog, containing mac, mii interface)
    2007-12-19 23:51:08下载
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  • Door opener
    模块规格:门通过滑动打开。每侧都有一个红外线传感器和一个光电管。如果有人靠近门,传感器会向芯片发送信息。电动机将可由传感器切换的门向两个方向移动。如果门受到障碍物的阻碍,则电动机的电流会升高。在这种情况下,系统会收到反馈,如果门完全打开或关闭,则结束该过程。如果这个标志在门关上的时候出现(有人或有什么东西被门包围了),它会迫使门完全打开。过了一会儿门又想关上。系统也可以手动切换(打开或关闭)。
    2022-08-14 21:05:23下载
    积分:1
  • AHB-answers
    这个文档回答了很多关于AHB总线在使用上经常遇到的问题(this doc gives a lot of answers for using AHB bus when doing design)
    2020-10-21 12:17:24下载
    积分:1
  • ad9788_spi_ctrl
    spi driver: Analog Device DAC ad9788 SPI Controller
    2015-05-19 14:03:25下载
    积分:1
  • alu
    this is the vhdl code for the arithmetic logic unit.enjoy!
    2013-08-22 18:51:35下载
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